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[求助] [求助] RTL信号名和systemverilog关键字冲突,导致irun 报Error sunyzs 2014-12-18 22620 vivikinghjf 2014-12-20 08:38
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[求助] vlog 编译AXI DW 老是报错 jojofly 2014-12-18 03044 jojofly 2014-12-18 16:38
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[求助] verdi3安装破解后,能正常启动,但启动时总是有warning和一个error提示 hgd2zp 2013-10-30 12444 999 2014-12-17 22:54
[求助] 请问想在linux系统搭建一个可以跑UVM的tc的环境,需要装些什么软件 盘古大帝 2014-12-16 02632 盘古大帝 2014-12-16 20:20
[求助] 验证时跑regression是的脚本问题 mxic 2010-8-13 23681 matlinsas 2014-12-15 22:02
[求助] ncverilog怎样做code coverage的分析?  ...2 rop195 2010-9-27 1611515 zhou4539 2014-12-13 16:49
[求助] Systemverilog interface与clocking定义的问题 liyandong1216 2014-12-5 611681 raindroper 2014-12-12 15:53
[求助] Formality:对含有FF的设计做Formality,为什么都报FF failing yanpeace 2014-12-11 25095 yanpeace 2014-12-12 08:47
[求助] 什么仪器能得到输入信号的频率随时间的变化曲线 囧景 2014-12-9 11755 grow 2014-12-11 19:42
[求助] formality问题 gbsid 2014-12-11 01554 gbsid 2014-12-11 16:55
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[求助] uvm_analysis_fifo 6862478 2014-6-13 95112 canima 2014-12-9 17:55
[求助] 在下求求各位大虾帮解决一下cadence ic610 license问题啊 mz1989 2010-12-17 32855 Charless 2014-12-9 17:49
DC中关于setup time与holdon time的说明  ...23456..7 pmi 2009-1-7 6517779 raindroper 2014-12-9 17:33
[求助] 简单的Flip_flop测试例做formality错误 yanpeace 2014-12-9 02363 yanpeace 2014-12-9 15:01
[求助] Formality: 求助脚本传参写法 yanpeace 2014-12-8 42873 yanpeace 2014-12-9 13:08
[求助] 怎么对一个存储器的控制进行验证,我只想要验证的思路 曦玄 2014-12-9 01631 曦玄 2014-12-9 11:40
[求助] uvm_driver如何对模块内部信号强制赋值 dongdongic 2014-12-5 44478 yamahill 2014-12-9 10:19
[求助] Formality:read_verilog的-vcs设定的引号变量写法 yanpeace 2014-12-8 12457 bob-yang 2014-12-9 10:12
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