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[讨论] 为什么有时需要create一个virtual clock，然后input/output delay和它相关	jidikuayue 2011-9-7	512073	ikey 2013-4-9 09:19
[讨论] 综合时哪些cell不用用？用了个AND2ST3X，7ns的延时	y3rike 2013-4-7	55642	y3rike 2013-4-9 09:11
[原创] 连到芯片port的cell延时为啥太大？	y3rike 2013-4-8	63333	y3rike 2013-4-9 09:01
[讨论] report_timing 有的path找不到为十么？只有-input_pins才看到	y3rike 2012-12-20	64131	y3rike 2013-4-8 16:40
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[求助] 同步复位电路综合布局布线，静态时序满足，反标仿真有不定态，请问怎么解决？	sendfast2008 2013-4-1	33636	magic114 2013-4-8 13:49
[求助] SI端的连接问题	kingvq530 2013-4-8	01865	kingvq530 2013-4-8 08:32
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