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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子）› Analog Layout（版图）› Layout讨论区
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[求助] 在layermap，tachfile中新建的layer，抽GDS时抽不出来！！！！！ 新人帖 WWW@0412 2023-12-23 11475 WWW@0412 2023-12-23 18:13
[求助] 请问有大佬有低噪声运放设计的资料吗？能不能分享下啊 马迪奥 2023-12-22 11170 xdf666 2023-12-23 11:31
[求助] 源漏共用的net线不接也能过lvs？  ...2 benjude 2023-6-29 205545 Shen。 2023-12-22 16:49
[求助] 怎么快速 Flatten GDS  ...23 ZGP123456 2019-9-4 3114049 ZGP123456 2023-12-22 16:06
[求助] cadence能不能锁住版图不被移动  ...23 strong12345 2011-10-4 2616882 新手IC工程师 2023-12-22 15:41
[求助] multi-mask和multi-pattern有什么区别？ 新人帖 alex0152 2023-12-8 21567 alex0152 2023-12-22 15:36
[求助] 这种情况怎么办 氪金战士 2023-12-22 11576 氪金战士 2023-12-22 15:27
[求助] .tlef文件导入virtuoso成功后其他人用不了 新手IC工程师 2023-12-22 01390 新手IC工程师 2023-12-22 15:06
[求助] Analog layout constraints check 用什么检查 新人帖 xuelong1991 2023-12-17 41684 dreamflying61 2023-12-22 13:53
[求助] SKILL layer 交叠处坐标提取 - [悬赏 500 信元资产]  ...2 qkyang 2023-6-26 155064 qkyang 2023-12-22 13:47
[求助] native DRC 问题  ...2 Eugen 2019-9-26 103943 C7cgff 2023-12-22 11:34
[求助] smic IO 库 high voltage tolerance 电路可已share？ 新人帖 talee 2023-12-22 0984 talee 2023-12-22 07:30
[求助] virtuoso有没有把库置顶的功能啊 wangxu19950704 2023-11-22 71915 wangxu19950704 2023-12-22 01:15
[求助] 请教cadence51里align怎么操作 新人帖 llllemon 2023-12-21 01183 llllemon 2023-12-21 18:40
[原创] Virtuoso 版图小技巧2（连载中...）  ...2 别画错了 2023-7-27 186107 C7cgff 2023-12-21 16:08
[求助] 用PEX生成calibreview时没有弹出calibre view setup viabrandy 2021-7-15 33354 zhaozy18 2023-12-21 15:23
[求助] LVS问题，如何滤掉电路图中的电流表  ...2345 flyunicorn 2018-11-27 4624197 xd_HR 2023-12-21 14:59
[求助] 请教如何在做LVS时忽略analoglib里的器件  ...23 czq1419 2017-3-1 2620271 xd_HR 2023-12-21 14:29
[求助] 版图的45度的走线怎么画  ...23 wlb645858329 2012-7-26 2130056 C7cgff 2023-12-21 11:48
[求助] 关于skill语言的一个小问题 xiaohuomiao 2023-12-19 21741 着着着火了 2023-12-21 11:15
[求助] layout版图问题求助！！！ undo811 2023-12-6 41950 longyanzhinu 2023-12-21 11:07
[讨论] 最近遇到gate端加dummy的版图，请大家探讨一下。  ...2 芯片小兵 2023-11-14 103985 拾到一个小熊 2023-12-20 21:39
[求助] 版图跑LVS和DRC报错，problem extending type 4 path at... Garrett_Wang 2020-6-7 33251 lencobaby 2023-12-20 16:47
[求助] layout翻转操作  ...2 songshudou 2023-8-30 154407 C7cgff 2023-12-20 16:29
[求助] 使用去线头脚本时，显示can‘t handle max(nil nil)错误，求帮助 新人帖 uperficial 2021-1-5 94986 C7cgff 2023-12-20 15:56
[求助] 求教Virtuoso的Techfile新建layer number被reserved roro_mm 2016-9-14 76422 tricia 2023-12-20 15:16
[求助] 高压管n阱与sub p阱为什么不能接触 新人帖  ...2 没时间改网名 2023-12-19 173336 XXHHJJ 2023-12-20 15:09
[原创] layout xk_huang 2023-12-20 11829 maomao198477 2023-12-20 14:35
[求助] 顶层版图跑LVS中断报错SIGABRT - [悬赏 100 信元资产] xbbwc 2020-6-5 59806 syq506912088 2023-12-20 14:12
[求助] 有大佬知道NDT为什么没有隔离pbody的作用吗？ sming薇 2023-12-20 41758 sming薇 2023-12-20 11:19
[原创] Latch up Rule的难点( 2 )  ...2 houjs 2018-8-21 1012607 hellobz 2023-12-20 09:53
[求助] LVS提示incorrect instance  ...2 BUPT_Tanjikun 2023-12-19 153006 이지은 2023-12-20 09:15
[求助] virtuoso操作问题 coolxun 2023-12-19 11584 fengrlove 2023-12-20 08:42
[求助] SOI工艺不关注走线吗 新人帖 feilongt#2021 2023-11-9 11782 WarmGoe772 2023-12-19 18:18
[求助] wire assistant 里面automatic route wanchengchen 2023-12-18 71935 Wesevan 2023-12-19 17:43
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