数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 0|主题: 31160|排名: 32

版主: shiyinjita, guofu2010, acgoal, chinafpga, dlb05061131, neoitachi, tangyutao, yadog, everhappy, HADIST, chevroletss, arthur_wang_orz, wanghl_beijing

1 ... 18 19 20 212223 24 25 26 ... 891 / 891 页下一页

新窗全部主题最新热门热帖精华更多		作者	回复/查看	最后发表


[求助] synopsys license 启动时，如果没有连网线，就启动不了 - [悬赏 300 信元资产] ...2	adan313 2019-9-22	116442	wang_uestc 2025-2-20 09:27
[原创] clock downstream	任大大 2025-2-19	0565	任大大 2025-2-19 19:36
[招聘] 深圳汇顶VS上海澜起	红枫 2016-10-14	47360	夏尔 2025-2-19 17:33
[求助] 使用dc综合不同位宽的乘法为啥延时都是一样	frostbitegbk 2025-2-19	4787	frostbitegbk 2025-2-19 14:36
[求助] AXI防死锁机制中SAS和SS的区别？	hualiu 2025-2-16	1685	dqwuf2008 2025-2-18 10:33
[求助] 基于upf的低功耗，psw输出电源是否要拉到模块port?	kvink1n 2025-2-17	0502	kvink1n 2025-2-17 11:03
[求助] 关于VCD波形dump的问题	JekinBrown 2024-11-22	1926	JekinBrown 2025-2-15 20:26
[求助] vivado中RTL仿真正确但是在virtuoso中前仿真不正确	周三天气不错 2025-2-15	0444	周三天气不错 2025-2-15 19:39
[求助] vivado更新block design，create HDL Wrapper一直没有更改后的端口	feifan1996 2020-11-4	26354	maozheng110 2025-2-15 11:28
[求助] dc如何实现verilog、vhdl混合综合？	吕归尘 2025-2-14	2761	puxiancheng 2025-2-14 16:57
[求助] 关于vivado中时钟ip核的使用问题	yangtao417 2025-2-13	3794	liuguangxi 2025-2-14 16:33
[转贴] 跨时钟域处理--最终详尽版【转载加收藏】 ...2 3 4 5	王钰 2020-12-18	4923651	Mentionsss 2025-2-13 19:55
[求助] FPGA计算核与查表匹配问题	HardLife 2025-2-11	3739	murphy522 2025-2-13 16:23
[求助] SPYGLASS如何打开Speadsheet Viewer?	LHT_HUNTER 2025-2-13	0447	LHT_HUNTER 2025-2-13 16:08
[求助] 请教一下spyglass的spreadsheet怎么打开？	melinda_li 2022-3-4	21625	LHT_HUNTER 2025-2-13 15:58
[求助] ADC DDR时序约束问题源同步约束 ...2	kimdow 2016-11-6	129878	hawksuc 2025-2-13 11:54
[求助] 请教一个tcl转译语法的问题	huanglc_IC 2025-2-12	6714	Challensys 2025-2-13 10:59
[求助] vivado 生成bit，ila加载不出来 - [悬赏 200 信元资产]	TUJzzz 2023-12-13	210313	huanglc_IC 2025-2-13 09:53
[求助] ubuntu20.04中的verdi的vdCov无法正常使用 ...2 3	mrpp 2023-11-24	225999	tinyoking 2025-2-13 09:13
[原创] 高性能NVMe IP：支持PCIe4.0的NOPHAE PCIE4.0 加速引擎	xianuser 2025-2-12	0635	xianuser 2025-2-12 08:25
[原创] NVMe 1.3d host IP ...2 3 4 5 6..8	xianuser 2020-5-5	7430398	xianuser 2025-2-12 08:12
[求助] dw axi dma疑问	lindahnu 2025-2-8	2707	lindahnu 2025-2-11 18:09
[求助] 有关set_max_delay的疑问，请指教	geff 2021-8-5	63615	cyannn 2025-2-11 14:30
[求助] 刷HDLbits遇到一个问题	czhhzc 2025-2-11	5786	czhhzc 2025-2-11 11:26
[求助] 跨时钟域传输求助	纸鸢Ame 2025-2-10	2694	jake 2025-2-11 09:37
[求助] 快时钟域的信号能直接在它分频的慢时钟的时钟域使用吗	sktwo 2025-2-10	2645	hxy2018 2025-2-10 21:53
[求助] SD HOST发送给device的clk和data，怎么确保满足device的建立保持时间？	wyl22040507 2025-2-10	0550	wyl22040507 2025-2-10 10:58
[求助] 哪位了解静态时序分析TimeCraft软件，另有重谢 - [悬赏 10 信元资产]	jackygu 2025-2-10	0640	jackygu 2025-2-10 10:13
[原创] 通信IC设计(上册)_李庆华 ...2	songsong001 2021-5-11	165875	ericchen228 2025-2-9 14:52
[求助] 数模混合芯片IO连接的工具	xbuilder 2025-1-7	61073	xbuilder 2025-2-9 01:20
[原创] FPGA新手必用，Verilog HDL编程学习网站推荐 —— HDLBits	望森FPGA 2024-9-24	22257	czhhzc 2025-2-8 21:28
[原创] Arty A7 XADC Demo	007无敌 2025-2-8	0471	007无敌 2025-2-8 15:59
[资料] 模拟电路画图visio元器件库 ...2 3 4	linghan2333 2021-5-17	3111401	chenjj1999 2025-2-8 15:54
[求助] DDR3 Read Leveling ...2 3 4	linghuqiubai 2014-10-22	3631794	huanglc_IC 2025-2-8 15:53
[原创] arty-a7 100T开发板 XADC使用问题	007无敌 2025-2-8	0518	007无敌 2025-2-8 15:48

1 ... 18 19 20 212223 24 25 26 ... 891 / 891 页下一页

返回发新帖

账号		自动登录	找回密码
密码			注册

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 0|主题: 31160|排名: 32

快速发帖

浏览过的版块