在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
登录 注册

手机号码,快捷登录

手机号码,快捷登录

搜全文
[求助] 简单信号发生求大神帮忙 xiekaboy 2014-12-11 72915 xiekaboy 2014-12-21 10:15
[求助] 将标准时钟CLK1分频后得到CLK2,怎么让CLK2与CLK1对齐?  ...2 zhuyuefeng2009 2014-12-18 136555 david94168 2014-12-20 11:04
[求助] 求教一个关于pcie 2.0的问题 xduryan 2014-12-15 12154 MElik003 2014-12-20 01:18
[求助] 求教:Xilinx FPGA 使用AXI4总线实现DDR3控制的问题 Y.R.Wan 2014-12-19 03461 Y.R.Wan 2014-12-19 21:26
[解决] formality读入library后,会产生后缀是#PWR的单元 zylxzxcyz 2014-12-15 32973 zylxzxcyz 2014-12-19 17:28
[求助] verdi200901安装问题??  ...2 chanon 2010-6-7 106987 chaojoe 2014-12-19 17:18
[求助] 怎么看懂wire load model mikeppq 2014-12-19 63754 mikeppq 2014-12-19 15:44
[求助] 寻求eMMC 5 host controller设计者 黄鼻头 2014-12-19 01292 黄鼻头 2014-12-19 15:28
[求助] 用两个不同的时钟控制同一个寄存器的问题(我写在纸上了),再发一次  ...2 zhuyuefeng2009 2014-12-14 114614 ddxx 2014-12-19 11:14
[求助] 关于DC的时序报告有重复的关键路径 最酒店 2014-11-18 43225 最酒店 2014-12-19 10:28
[求助] ISE可以用iMPACT通过JTAG扫描到FPGA芯片Chipscope扫描不到 691564736 2013-12-10 36868 BigSouth 2014-12-18 23:11
[求助] 关于使用xilinx FIR Core 系数重载的问题 jdfish 2014-12-2 22377 jdfish 2014-12-18 15:06
[求助] FPGA扩展的RAM cljzgdzdjkflt 2014-12-17 12135 cljzgdzdjkflt 2014-12-18 15:06
[求助] SPARTAN 6串并转换输入管脚的问题 airsmiler 2013-3-20 23748 BigSouth 2014-12-18 11:46
[求助] input delay /output delay ?  ...23 shiyinjita 2012-1-12 2610698 503295064 2014-12-18 00:30
[求助] 遇到一个奇怪的问题,求解答! newaysoft 2013-8-28 83149 503295064 2014-12-18 00:28
[求助] 关于FPGA的LE中的SLOAD端口的疑问,向高手求教 a290727130 2014-7-15 43588 503295064 2014-12-18 00:07
[求助] 怎么将原有电路中的并行组合逻辑 全部 用 串行迭代时序逻辑 替代掉(有示意图)? zhuyuefeng2009 2014-12-14 62902 zhuyuefeng2009 2014-12-18 00:03
[求助] 新手真心求助7段显示器跑马灯 lodadesmond 2014-12-16 22658 lodadesmond 2014-12-17 23:02
[求助] DE2-70上的摄像头视频采集,不会做啊,ov7725摄像头,用FPC插到扩展插槽, - [悬赏 5 信元资产] Lynn3080 2014-12-17 01941 Lynn3080 2014-12-17 19:09
[原创] 智多晶——FPGA/CPLD jxfzysf 2014-12-17 12116 jxfzysf 2014-12-17 16:38
[求助] 急求解答~~ISE生成DDR2的控制器,在仿真时的问题~~~ JIANGXHUA 2014-12-16 32207 rowen800 2014-12-17 16:33
[原创] 用低成本的ALTERA CYCLONE IV做TCP/IP协议的百兆以太网 cswcswcsw 2014-12-16 13218 haitaox 2014-12-17 10:47
[原创] 针对verilog 编写的VIM 函数 yuanqui_cn 2014-12-17 02380 yuanqui_cn 2014-12-17 07:24
[原创] 芯片前端的咨询 670687308 2014-10-27 32683 zpf2014 2014-12-16 22:46
[求助] 弄了一个多月,实在弄不出来,时序约束还是资源问题呀。  ...2 rokwlp 2011-9-14 126678 gg9132qq 2014-12-16 20:06
[求助] 求教 ise13.3如何在win7 64位下加强CPU利用率 cryinrain 2014-12-16 22172 gg9132qq 2014-12-16 20:03
[求助] xilinx BRAM问题 574920045 2014-12-15 33258 574920045 2014-12-16 13:02
[讨论] 个人对sta的问题和理解,恳请前辈们更正和补充 cyberly 2012-10-27 93106 503295064 2014-12-16 00:43
[讨论] 8b10bserdes请教 fgm1982 2014-12-16 02369 fgm1982 2014-12-16 00:19
[求助] 各位大侠and版主,PCI Express CEM 3.0 Specification求共享啊 - [已解决] Jerry_K 2014-12-10 43179 shiyinjita 2014-12-15 23:27
nvidia面试归来  ...23456..22 bressanon 2006-10-20 21272726 yariyari 2014-12-15 20:32
[求助] 求一份 回波消除的源代码 verilog或vhdl的 gguoke@126.com 2014-12-15 01854 gguoke@126.com 2014-12-15 16:44
[讨论] 关于DDR2的IP(altera)生成 ckzuan 2012-4-24 77762 zhoushen_kr 2014-12-15 16:15
[求助] 我写了一个解码器怎么在Zedboard上调试,以前用的是sparten6 zhuyuefeng2009 2014-12-15 02092 zhuyuefeng2009 2014-12-15 14:10
下一页 »

快速发帖

还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则


手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备11010502037710 )

GMT+8, 2026-6-18 16:32 , Processed in 0.280496 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块