数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 0|主题: 31160|排名: 32

版主: shiyinjita, guofu2010, acgoal, chinafpga, dlb05061131, neoitachi, tangyutao, yadog, everhappy, HADIST, chevroletss, arthur_wang_orz, wanghl_beijing

1 ... 3 4 5 6 789 10 11 12 ... 891 / 891 页下一页

新窗全部主题最新热门热帖精华更多		作者	回复/查看	最后发表


[资料] mindshare modern dram	3024342338 2025-8-1	2402	ht_lch 2025-8-1 13:51
[求助] 如何使用 cadence自带的 adc_dnl_8bit 测量 DNL ...2	microrh 2015-5-19	1613408	TOPEEP108 2025-8-1 10:19
[求助] 已有CentOS系统下Synopsys DC工具，求会安装TSMC 28nm工艺库，有偿	ICerRan 2025-7-25	2570	Challensys 2025-7-31 16:41
[求助] 安装Vivado2015.4，解压后点击xsetup.exe没反应，怎么办？ - [已解决]	yongbinguo 2017-2-20	67886	SoarSoar 2025-7-31 13:52
[调查] 集成电路设计是选模拟方向好还是数集或者射频？ ...2 3 4 5 6..18	mos管 2012-5-13	174105670	daviehj 2025-7-31 00:34
[求助] 带复位端的D触发器设计	wstudouoooooo 2025-7-29	6627	YZX408 2025-7-30 19:30
[求助] PT分析output的clock network delay为什么是零？？ ...2	fxty 2016-1-18	105911	imadam 2025-7-30 17:49
[原创] NVMe高速传输之摆脱XDMA设计23：PCIe的TLP读处理	xianuser 2025-7-30	0318	xianuser 2025-7-30 10:56
[原创] NVMe高速传输之摆脱XDMA设计22： PCIe应答模块设计	xianuser 2025-7-30	0333	xianuser 2025-7-30 10:55
[求助] 跑ATPG报了error R24：Unable to infer output of chain 2 for unload compressor	2441697316 2025-7-18	2401	2441697316 2025-7-29 14:46
[求助] 请教关于SPI的问题 ...2	TomPaul 2011-3-2	188636	hasea 2025-7-29 09:57
[资料] 全套EDA虚拟机 ...2 3	燕南飞 2019-11-2	2913840	nurel 2025-7-29 06:14
[求助] axi中outstanding的值应该依据什么来设置值 ...2	caren 2020-8-3	1516123	Lvxf 2025-7-28 22:23
[原创] 写了个25g 以太网的fec rs(528,514) ...2	jennytanxx 2022-8-23	154818	PIG_zhu 2025-7-28 21:42
[原创] NVMe高速传输之摆脱XDMA设计17：队列管理模块设计（下）	xianuser 2025-7-28	0350	xianuser 2025-7-28 20:25
[讨论] vivado综合的资源使用量特别小	scutlee 2024-7-2	92037	pengzhang 2025-7-28 12:05
[求助] Gvim如何输入中文	时间在走人在变 2025-7-25	1449	flyger 2025-7-28 10:23
[资料] Verilog高级数字系统设计技术与实例分析_（美）Kishore Mishra著_北京：电子工业出版社_2018.0... ...2	魏凯 2022-9-1	133643	魏凯 2025-7-28 10:17
[求助] 求助大佬们，反相器delay问题	alldying 2025-7-27	0514	alldying 2025-7-27 22:42
Quartusii8.1 和 ISE10.1自带的 IP Core破解方法 ...2 3 4 5 6..8	iamlaomeng 2009-7-2	7338506	qiao982 2025-7-27 22:41
[原创] NVMe高速传输之摆脱XDMA设计16：队列管理模块设计（上）	xianuser 2025-7-27	0363	xianuser 2025-7-27 17:32
VerilogHDL实用教程	mafia 2008-6-4	12229	ileecy 2025-7-27 10:54
[求助] 谁有IEEE802.15.4z的标准 - [已解决] ...2	kk2009 2021-10-12	115309	zzabc 2025-7-26 22:06
[原创] NVMe高速传输之摆脱XDMA设计15：NVMe控制器设计	xianuser 2025-7-26	0368	xianuser 2025-7-26 16:32
[求助] 关于综合时max_transition time的问题 ...2	willwillwill 2010-3-8	1810220	jinyl123 2025-7-25 16:07
[求助] Gvim个别命令失效	时间在走人在变 2025-7-24	1416	flyger 2025-7-25 11:33
[原创] Verilog高级数字系统设计技术与实例分析 ...2 3	Emmet_73 2022-10-13	215239	JiayouTinger 2025-7-25 10:52
[求助] dc综合icg如何创建path_group	y1226288791 2025-7-21	5579	Bealan 2025-7-24 16:32
[原创] pcie扫盲贴 ...2 3 4 5 6..9	shiyinjita 2014-4-10	8454044	ahuhemin 2025-7-24 16:26
[求助] verilog/systemverilog混合编译	独孤败天999 2023-6-30	82666	polarious 2025-7-24 13:31
[求助] Dc综合各种warning截图，求助 ...2 3	petrel87 2016-5-30	2116196	尐翟 2025-7-23 19:33
[求助] SPI的参数SSI_ENH_CLK_RATIO有什么作用	zhaoyujie 2025-7-21	5606	zhaoyujie 2025-7-23 17:11
[求助] 大家看看这么写时钟约束有没有问题	唐三彩骆驼 2025-7-22	3510	wenzheng1998 2025-7-23 16:31
[原创] RDMA简介8之AXI分析	xidianuser 2025-6-24	1783	llwdahai 2025-7-23 16:29
[求助] Verdi 遇到 undefined module 问题 - [悬赏 700 信元资产] ...2 3	jumpyoung 2024-11-22	223571	Lenv123 2025-7-23 08:33

1 ... 3 4 5 6 789 10 11 12 ... 891 / 891 页下一页

返回发新帖

账号		自动登录	找回密码
密码			登录注册

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 0|主题: 31160|排名: 32

快速发帖

浏览过的版块