<?xml version="1.0" encoding="utf-8"?>
<rss version="2.0">
  <channel>
    <title>EETOP 创芯网论坛 (原名：电子顶级开发网) - IC验证讨论</title>
    <link>https://bbs.eetop.wang/forum-110-1.html</link>
    <description>Latest 20 threads of IC验证讨论</description>
    <copyright>Copyright(C) EETOP 创芯网论坛 (原名：电子顶级开发网)</copyright>
    <generator>Discuz! Board by Comsenz Inc.</generator>
    <lastBuildDate>Sun, 07 Jun 2026 09:03:34 +0000</lastBuildDate>
    <ttl>180</ttl>
    <image>
      <url>https://bbs.eetop.wang/static/image/common/logo_88_31.gif</url>
      <title>EETOP 创芯网论坛 (原名：电子顶级开发网)</title>
      <link>https://bbs.eetop.wang/</link>
    </image>
    <item>
      <title>application readiness checker</title>
      <link>https://bbs.eetop.wang/thread-995078-1-1.html</link>
      <description><![CDATA[有人在cadence25.1的版本上使用application readiness checker这个工具嘛，它的SVDB数据怎么吃calibre导出的？
或者有大佬用过什么其他工具，能bound电路和版图器件？]]></description>
      <category>IC验证讨论</category>
      <author>xiouyi123</author>
      <pubDate>Fri, 12 Sep 2025 02:10:40 +0000</pubDate>
    </item>
    <item>
      <title>混合仿真</title>
      <link>https://bbs.eetop.wang/thread-995077-1-1.html</link>
      <description><![CDATA[混合仿真时simvision开始时（10us左右）数字模块显示no value]]></description>
      <category>IC验证讨论</category>
      <author>Ecooq</author>
      <pubDate>Fri, 12 Sep 2025 02:03:56 +0000</pubDate>
    </item>
    <item>
      <title>关于UVM中factory的重载机制</title>
      <link>https://bbs.eetop.wang/thread-994907-1-1.html</link>
      <description><![CDATA[在使用UVM的factory的重载的时候，遇到了个限制：使用override重载某个agent里面的driver，相对于driver_father来说，driver_child里面多加了一个port用来和其他组件通信, 结果编译的时候报driver_father里面找不到该port

想要请教一下:
    造成这个问题原因是什么,  ...]]></description>
      <category>IC验证讨论</category>
      <author>Kurania</author>
      <pubDate>Tue, 09 Sep 2025 02:05:41 +0000</pubDate>
    </item>
    <item>
      <title>蒙特卡洛仿真自主调用仿真器</title>
      <link>https://bbs.eetop.wang/thread-994886-1-1.html</link>
      <description><![CDATA[目前使用cadence virtuoso 软件做一个模拟电路的MC仿真。


现在需要仿真一些自己想要的工艺变量数据点，如何自己手动调用仿真器来仿这些工艺变量点？]]></description>
      <category>IC验证讨论</category>
      <author>NSCAZ</author>
      <pubDate>Mon, 08 Sep 2025 09:02:53 +0000</pubDate>
    </item>
    <item>
      <title>vcs_static的packege怎么能够在vcs中使用呢？</title>
      <link>https://bbs.eetop.wang/thread-994856-1-1.html</link>
      <description><![CDATA[有没有大佬知道vc_static中的aip怎么能够在vcs中使用呢，直接吃编译能过但是仿真的时候报错:Error-[DPI-DIFNF] DPI import function not found
/synopsys/vc_static/V-2023.12-SP1/packages/aip/AXI_STREAM_AIP/src/snps_axi_stream_aip_logic.svp, 18
The definition o ...]]></description>
      <category>IC验证讨论</category>
      <author>aichidaxigua</author>
      <pubDate>Mon, 08 Sep 2025 01:59:41 +0000</pubDate>
    </item>
    <item>
      <title>VCS-XA混仿环境问题</title>
      <link>https://bbs.eetop.wang/thread-994614-1-1.html</link>
      <description><![CDATA[目前在做混仿验证，遇到以下问题：

混仿环境是以verilog作为顶层的。但是模拟模块中有部分mem，也需要用verilog模型替换，相应的模拟接口未连接到模拟顶层，还是在模拟模块内部。
1. 目前模拟和verilog顶层的vcsAD.ini已经完成。mem 模型和模拟部分的接口在vcsAD.ini文 ...]]></description>
      <category>IC验证讨论</category>
      <author>summerxyc</author>
      <pubDate>Wed, 03 Sep 2025 12:13:57 +0000</pubDate>
    </item>
    <item>
      <title>sdf反标</title>
      <link>https://bbs.eetop.wang/thread-994565-1-1.html</link>
      <description><![CDATA[]]></description>
      <category>IC验证讨论</category>
      <author>0202zerotwo</author>
      <pubDate>Tue, 02 Sep 2025 08:56:44 +0000</pubDate>
    </item>
    <item>
      <title>请教问题：vcs仿真的时候卡在recompiling module</title>
      <link>https://bbs.eetop.wang/thread-994299-1-1.html</link>
      <description><![CDATA[新装的vcs2023.12-SP2跑仿真的时候终端输出到recompiling module xxx的时候就卡住了，不再有任何输出，如下图，只有Ctrl+C杀掉

查看进程发现是vcselab卡住了，如下图

不知有哪位碰到过相同的问题，请不吝赐教，感谢！

 ...]]></description>
      <category>IC验证讨论</category>
      <author>zzone</author>
      <pubDate>Wed, 27 Aug 2025 09:53:30 +0000</pubDate>
    </item>
    <item>
      <title>求助，请问下怎么做某个信号的毛刺检查？</title>
      <link>https://bbs.eetop.wang/thread-993810-1-1.html</link>
      <description><![CDATA[如题，现在要做一个信号的毛刺检查，正常情况下这个信号会拉高持续很多拍，我本来的思路是用断言去写，就是这个信号在时钟上升沿拉高之后，下一拍也是拉高的，不然就是出现了毛刺（即拉高之后，非常短的时间拉低），但是这个信号是随时钟变化的，用$rose好像无法检查出 ...]]></description>
      <category>IC验证讨论</category>
      <author>富士山下fz</author>
      <pubDate>Mon, 18 Aug 2025 05:48:08 +0000</pubDate>
    </item>
    <item>
      <title>急！后仿给网表赋值写不进去！</title>
      <link>https://bbs.eetop.wang/thread-993777-1-1.html</link>
      <description><![CDATA[求助！给网表里的寄存器赋值赋值不进去！

使用assert(uvm_hdl_deposit(s, value));赋值不进去
使用assert(uvm_hdl_force(s, value));也赋值不进去
也没有报错unable located这种找不到路径的error。



assert后的打印消息已经打印出正确的赋值信息，但是波形里看没赋 ...]]></description>
      <category>IC验证讨论</category>
      <author>小菜鸡IC验证</author>
      <pubDate>Sun, 17 Aug 2025 02:39:21 +0000</pubDate>
    </item>
    <item>
      <title>后仿时序违约</title>
      <link>https://bbs.eetop.wang/thread-993742-1-1.html</link>
      <description><![CDATA[后仿reset时序违约，复位接口没有modeport,环境中是通过reset_seq里直接驱动接口。
1.应该在接口里添加modeport还是直接在reset_seq里驱动复位信号前面加一个时延呢？
2.已经在reset_Seq里添加了2次复位信号驱动前的dly,第一次添加0.048ns,第二次是0.038ns,所以驱动rst ...]]></description>
      <category>IC验证讨论</category>
      <author>小菜鸡IC验证</author>
      <pubDate>Sat, 16 Aug 2025 03:32:24 +0000</pubDate>
    </item>
    <item>
      <title>apb协议的driver函数</title>
      <link>https://bbs.eetop.wang/thread-993502-1-1.html</link>
      <description><![CDATA[task apb_driver::drv(apb_transaction tr);

  `uvm_info(get_full_name(), \&quot;Driver: Driving APB transaction\&quot;, UVM_LOW);
  // Drive the APB signals
  @(posedge apb_vif.pclk);
  apb_vif.paddr]]></description>
      <category>IC验证讨论</category>
      <author>nullptr</author>
      <pubDate>Mon, 11 Aug 2025 08:41:55 +0000</pubDate>
    </item>
    <item>
      <title>sdf里面缺少negedge sdn（复位）</title>
      <link>https://bbs.eetop.wang/thread-993377-1-1.html</link>
      <description><![CDATA[Hi 


smic 180工艺，写出来的sdf （3.0版本）后仿说
sdf里面缺少negedge sdn（复位）

请问这个是写sdf需要加什么其他选项吗？]]></description>
      <category>IC验证讨论</category>
      <author>lgs4903483</author>
      <pubDate>Fri, 08 Aug 2025 02:45:34 +0000</pubDate>
    </item>
    <item>
      <title>s家的i2c_vip不响应地址</title>
      <link>https://bbs.eetop.wang/thread-993338-1-1.html</link>
      <description><![CDATA[设置的fas_mode,vip也是fast_mode,dut的fs_hcnt= 100，lcnt=160,fs_spklen =8,从波形上看dut发出的scl的频率已经小于400khz，vip的slv_rsp打印出来的地址和dut发出的地址一样，slv__req的nack_addr= 0，但是vip就是不ack，dut没有开启10bit模式，vip的slave_cfg的enable ...]]></description>
      <category>IC验证讨论</category>
      <author>小菜鸡IC验证</author>
      <pubDate>Thu, 07 Aug 2025 08:23:29 +0000</pubDate>
    </item>
    <item>
      <title>调用uvm_ral内置的reset_value测试seq时，发现uvm_reg没有执行到</title>
      <link>https://bbs.eetop.wang/thread-993217-1-1.html</link>
      <description><![CDATA[在使用uvm_ral内置的reset_value测试seq时，发现ral_block中的uvm_reg没有执行，但是ral_block的子ral_block中的uvm_reg却全部执行了，很奇怪，不知什么原因？]]></description>
      <category>IC验证讨论</category>
      <author>xiaofei_heu</author>
      <pubDate>Tue, 05 Aug 2025 02:35:48 +0000</pubDate>
    </item>
    <item>
      <title>vcs安装</title>
      <link>https://bbs.eetop.wang/thread-993197-1-1.html</link>
      <description><![CDATA[用了各种版本的工具进行patch。但是无效。现在感觉是license的问题。

软件：vcs2024.06-sp1
vcs2023.12-sp2
scl2025.03
scl2024.06
key_gen找了一些都不行。
求大神指导一些]]></description>
      <category>IC验证讨论</category>
      <author>icoder</author>
      <pubDate>Mon, 04 Aug 2025 14:39:27 +0000</pubDate>
    </item>
    <item>
      <title>synopsys的AXI VIP 如何发outstanding请求</title>
      <link>https://bbs.eetop.wang/thread-993176-1-1.html</link>
      <description><![CDATA[最近在使用synopsys 的axi vip 需要对下游发outstanding的事务，目前已经在cfg里面设置了num_outstanding_xact，接下来应该怎么做呢？
我的事务发送形式是通过`uvm_create(tr),然后`uvm_send(tr)。]]></description>
      <category>IC验证讨论</category>
      <author>galileonh</author>
      <pubDate>Mon, 04 Aug 2025 07:11:42 +0000</pubDate>
    </item>
    <item>
      <title>xrun dump fsdb后，用Verdi打开fsdb，看不到代码?</title>
      <link>https://bbs.eetop.wang/thread-993047-1-1.html</link>
      <description><![CDATA[如题，最近在用xrun仿真，调用simvision，难用死了，想结合verdi使用，不知道如何操作?

我记得以前公司用的是vericom编译以后，细节记不清楚了，求大佬指点！！！]]></description>
      <category>IC验证讨论</category>
      <author>snoow</author>
      <pubDate>Thu, 31 Jul 2025 11:48:30 +0000</pubDate>
    </item>
    <item>
      <title>vcs仿真报错 #error “hdl vendor backend is missing”</title>
      <link>https://bbs.eetop.wang/thread-992930-1-1.html</link>
      <description><![CDATA[求助各位大佬，vcs仿真时报了这个错误  #error \&quot;hdl vendor backend is missing\&quot;，查了下源代码是没有define，但是加上VCS define后，还是报错]]></description>
      <category>IC验证讨论</category>
      <author>LITTT</author>
      <pubDate>Tue, 29 Jul 2025 08:54:11 +0000</pubDate>
    </item>
    <item>
      <title>用vcs计算功耗预计问题</title>
      <link>https://bbs.eetop.wang/thread-992871-1-1.html</link>
      <description><![CDATA[在dc仿真时，读入vcs生成的saif文件，却弹出警告Warning: There are 98 objects not found during annotation.怎么解决，是saif文件生成错误吗]]></description>
      <category>IC验证讨论</category>
      <author>八阿哥</author>
      <pubDate>Mon, 28 Jul 2025 09:21:19 +0000</pubDate>
    </item>
  </channel>
</rss>