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    <title>EETOP 创芯网论坛 (原名：电子顶级开发网) - 后端讨论区</title>
    <link>https://bbs.eetop.wang/forum-154-1.html</link>
    <description>Latest 20 threads of 后端讨论区</description>
    <copyright>Copyright(C) EETOP 创芯网论坛 (原名：电子顶级开发网)</copyright>
    <generator>Discuz! Board by Comsenz Inc.</generator>
    <lastBuildDate>Sun, 07 Jun 2026 18:32:55 +0000</lastBuildDate>
    <ttl>180</ttl>
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      <title>EETOP 创芯网论坛 (原名：电子顶级开发网)</title>
      <link>https://bbs.eetop.wang/</link>
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    <item>
      <title>ICC2插入PFILLER失败，显示No filler cell is needed，如何解？</title>
      <link>https://bbs.eetop.wang/thread-995431-1-1.html</link>
      <description><![CDATA[set IO_FILLER         {PFILLER20 PFILLER10 PFILLER5 PFILLER1 PFILLER05}
set IO_FILLER_OVERLAP \&quot;PFILLER0005\&quot;  ;#最小的PFILLER
create_io_filler_cells -reference_cells $IO_FILLER -overlap_cells $IO_FILLER_OVERLAP -prefix io_filler]]></description>
      <category>后端讨论区</category>
      <author>52eetob</author>
      <pubDate>Sat, 20 Sep 2025 03:13:46 +0000</pubDate>
    </item>
    <item>
      <title>voltus中报告result中  工具报出的unconnected问题</title>
      <link>https://bbs.eetop.wang/thread-995413-1-1.html</link>
      <description><![CDATA[]]></description>
      <category>后端讨论区</category>
      <author>FXM_2014</author>
      <pubDate>Fri, 19 Sep 2025 07:15:22 +0000</pubDate>
    </item>
    <item>
      <title>pex提参</title>
      <link>https://bbs.eetop.wang/thread-995380-1-1.html</link>
      <description><![CDATA[每次pex提取参数都有这个电源端口的警告，各位大佬有什么办法可以解决吗？虽然好像这个不太影响结果]]></description>
      <category>后端讨论区</category>
      <author>云嘞</author>
      <pubDate>Thu, 18 Sep 2025 12:55:05 +0000</pubDate>
    </item>
    <item>
      <title>EFUSE如何处理PowerPlan</title>
      <link>https://bbs.eetop.wang/thread-995351-1-1.html</link>
      <description><![CDATA[如上图，按照Vendor的要求，EFUSE的AVDD需要经过一个POWER CLAMP（VDD2CEN）后再接入Power IO，但是VDD2CEN在综合网表中并没有例化，请问在PowerPlan中要如何处理AVDD？]]></description>
      <category>后端讨论区</category>
      <author>Rucas</author>
      <pubDate>Thu, 18 Sep 2025 06:06:55 +0000</pubDate>
    </item>
    <item>
      <title>求celtIC的user guide，有偿！！！！</title>
      <link>https://bbs.eetop.wang/thread-995343-1-1.html</link>
      <description><![CDATA[]]></description>
      <category>后端讨论区</category>
      <author>dys2024</author>
      <pubDate>Thu, 18 Sep 2025 03:11:16 +0000</pubDate>
    </item>
    <item>
      <title>smic的.18BCD工艺，P50ckt在DRC时遇到两个报错，希望有懂的大佬解决一下下，拜托了</title>
      <link>https://bbs.eetop.wang/thread-995300-1-1.html</link>
      <description><![CDATA[第一个报错：Space between LV NW and MV NW at same net]]></description>
      <category>后端讨论区</category>
      <author>学不够的阿兴</author>
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第二个报错：NW layer must be inside DG or outside DG entirely exclude IOMK region。是在p50_ckt外面打了guard ring，然后用NW包裹后出现的两个报错（不用NW包裹会报其它错误）。个人猜测两个 ..." type="image/jpeg" />      <pubDate>Wed, 17 Sep 2025 10:51:03 +0000</pubDate>
    </item>
    <item>
      <title>有没有办法可以读取rtl分析移除参数并把端口转化为类似网表的一维格式</title>
      <link>https://bbs.eetop.wang/thread-995283-1-1.html</link>
      <description><![CDATA[实际项目中会拿到一些代码是端口使用了参数，端口是多维的等情况，有时候为了跑flow会选择把这些ip做空，保持端口一致同时删除内部逻辑或者输出tie0，而实操时因为代码是rtl格式的，端口有参数，多维端口都会对抽假lib，做空wrapper产生干扰（比如pt就不支持端口参数和 ...]]></description>
      <category>后端讨论区</category>
      <author>lolina</author>
      <pubDate>Wed, 17 Sep 2025 07:07:06 +0000</pubDate>
    </item>
    <item>
      <title>有关pll是否需摆在clock gen block内的考量</title>
      <link>https://bbs.eetop.wang/thread-995273-1-1.html</link>
      <description><![CDATA[大家好, 想请问实务上PLL是否需要放在clock gen block内或是切出去放在top层会须如何判断? 放在内或外的好处与坏处为何?PLL放在clock gen block内会导致clock tree比较难收敛处理与congestion?好处是距离更近减少SI等距离造成的浪费? 是否有其他面向的考量呢? 谢谢大家
 ...]]></description>
      <category>后端讨论区</category>
      <author>frank1249</author>
      <pubDate>Wed, 17 Sep 2025 03:21:56 +0000</pubDate>
    </item>
    <item>
      <title>有关clock tree质量进行量化评估方式</title>
      <link>https://bbs.eetop.wang/thread-995271-1-1.html</link>
      <description><![CDATA[大家好, 想请问
1. 如何量化评估目前clock tree是latency是合理的? 是否可从skew的大小与clock cell的数量判断? latency大不等于clock cell就多?可能是drv设置太鬆导致?这时会去调整drv的设置吗? 
2. clock skew是否可以量化评估合理性? 会希望local skew小于period的5% ...]]></description>
      <category>后端讨论区</category>
      <author>frank1249</author>
      <pubDate>Wed, 17 Sep 2025 03:10:55 +0000</pubDate>
    </item>
    <item>
      <title>innovus布局布线单元密度太高</title>
      <link>https://bbs.eetop.wang/thread-995247-1-1.html</link>
      <description><![CDATA[innovus布局布线post route显示密度太高了，但我看也还有挺多空间的；这是怎么回事]]></description>
      <category>后端讨论区</category>
      <author>jeromescx</author>
      <pubDate>Tue, 16 Sep 2025 12:30:40 +0000</pubDate>
    </item>
    <item>
      <title>STARRC 与 XACT 寄生参数结果对比</title>
      <link>https://bbs.eetop.wang/thread-995239-1-1.html</link>
      <description><![CDATA[想请问大佬们关于STARRC和XACT结果对比；针对同一gds, 同一种工艺文件


测试layout: 画了一跟长为3微米，宽为0.4微米，厚度为0.85微米的金属；在其距离底端0.1微米和2.9微米的位置各打了一个同样名字的label;
工艺文件：XACT和STARRC工艺文件写的是，该金属的宽为0.4微 ...]]></description>
      <category>后端讨论区</category>
      <author>芯达人_lx</author>
      <pubDate>Tue, 16 Sep 2025 11:22:14 +0000</pubDate>
    </item>
    <item>
      <title>STARRC 与 XACT 寄生参数结果对比</title>
      <link>https://bbs.eetop.wang/thread-995237-1-1.html</link>
      <description><![CDATA[]]></description>
      <category>后端讨论区</category>
      <author>芯达人_lx</author>
      <pubDate>Tue, 16 Sep 2025 09:54:15 +0000</pubDate>
    </item>
    <item>
      <title>ICC能否对同一电源PIN创建多个port</title>
      <link>https://bbs.eetop.wang/thread-995234-1-1.html</link>
      <description><![CDATA[我在用ICC 2018设计ASIC版图时，用
create_power_straps  \\
  -direction horizontal \\
  -start_at 15 \\
  -num_placement_strap 99 \\
  -increment_x_or_y 100 \\
  -nets  {VDD VSS}  \\
  -layer M6 \\
  -width 4 \\
  -pitch_within_group 30 \\
  -extend_low_end]]></description>
      <category>后端讨论区</category>
      <author>ChangJingLu</author>
      <pubDate>Tue, 16 Sep 2025 09:13:47 +0000</pubDate>
    </item>
    <item>
      <title>powerplan实务上的迭代方式</title>
      <link>https://bbs.eetop.wang/thread-995219-1-1.html</link>
      <description><![CDATA[大家好, 希望请教先进工艺powerplan实务上的迭代方式
1. 具体的迭代方式会是先打一个基本版的powerplan先跑到place阶段看初步的静态IR状况去补power强壮性(密度增加或是多一层使用via pillar)? 然后先跑完routing阶段观察congestion与动态IR的状况再回去调整powerplan哪 ...]]></description>
      <category>后端讨论区</category>
      <author>frank1249</author>
      <pubDate>Tue, 16 Sep 2025 04:13:37 +0000</pubDate>
    </item>
    <item>
      <title>如何量化powerplan阶段的risks</title>
      <link>https://bbs.eetop.wang/thread-995208-1-1.html</link>
      <description><![CDATA[大家好，想请问
1. powerplan阶段时如果不直接使用foundry 给的script，自行设计powerplan 时如何规划细节上的打法（比如via pillar与stapling 使用层数等）并且如何量化评估可能的risks？ 
2. 通常是否有一个经验上的流程规划方式？比如是规划CPU或是其他类型design会 ...]]></description>
      <category>后端讨论区</category>
      <author>frank1249</author>
      <pubDate>Tue, 16 Sep 2025 00:58:23 +0000</pubDate>
    </item>
    <item>
      <title>innovus restore Design打不开设计</title>
      <link>https://bbs.eetop.wang/thread-995160-1-1.html</link>
      <description><![CDATA[请问大佬们，我的innovus版本是20.14，我在restore design一个下的lab时会报这个设计是在20.10版本保存的，无法打开，请问有什么办法能打开]]></description>
      <category>后端讨论区</category>
      <author>wts13588035346</author>
      <pubDate>Mon, 15 Sep 2025 03:30:59 +0000</pubDate>
    </item>
    <item>
      <title>innovus top想要把某一部分std放在对应的位置</title>
      <link>https://bbs.eetop.wang/thread-995158-1-1.html</link>
      <description><![CDATA[第一次做TOP，想把PLL对应的分频器跟缓冲器放在PLL的区域，防止工具冲散，想请教各位大佬，这个需要怎么处理？]]></description>
      <category>后端讨论区</category>
      <author>qq771520600</author>
      <pubDate>Mon, 15 Sep 2025 03:00:09 +0000</pubDate>
    </item>
    <item>
      <title>删除区域约束</title>
      <link>https://bbs.eetop.wang/thread-995080-1-1.html</link>
      <description><![CDATA[innovus里面有没有什么命令可以删除之前创建的fence region区域约束]]></description>
      <category>后端讨论区</category>
      <author>雨果</author>
      <pubDate>Fri, 12 Sep 2025 02:44:26 +0000</pubDate>
    </item>
    <item>
      <title>STA报RC-203 warning</title>
      <link>https://bbs.eetop.wang/thread-995060-1-1.html</link>
      <description><![CDATA[]]></description>
      <category>后端讨论区</category>
      <author>shannon_z</author>
      <pubDate>Thu, 11 Sep 2025 11:50:13 +0000</pubDate>
    </item>
    <item>
      <title>abstract 抽取lef文件</title>
      <link>https://bbs.eetop.wang/thread-995057-1-1.html</link>
      <description><![CDATA[abstract 抽取lef文件问题：现在正在抽数字std cell的lef文件，在版图中打在M2层的pin，lef文件中却显示了M2/M1/VIA1，想要只显示M2/VIA1，对应的M1信息放在OBS中，这个应该如何设置？求大神赐教]]></description>
      <category>后端讨论区</category>
      <author>1173765100</author>
      <pubDate>Thu, 11 Sep 2025 08:58:20 +0000</pubDate>
    </item>
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