EETOP 创芯网论坛 (原名：电子顶级开发网) - Layout讨论区

用pex提取mim本身的容值怎么设置

icliupengzhi123 — Fri, 19 Sep 2025 02:44:35 +0000

工具默认是不会重复提取，也就是mim本身的容值是没有提取出来，我现在想要将mim电容本身的容值以及走线之间寄生的容值一起提取出来，想请问下大家是怎么设置的

layout中 MIM电容如何添加guard ring？

wangyuhan — Fri, 19 Sep 2025 02:31:02 +0000

MIM电容为什么需要添加保护环？如果不加会怎样？如果要加，MIM电容应该用Psub Guard Ring 还是Nwell Guard Ring? 谢谢！

后仿提寄生电容电阻没有

shaominxuan123 — Thu, 18 Sep 2025 10:08:27 +0000

如图步骤没错没有寄生电阻电容提出来，奇怪的是我仿真C+CC时有值仿R没有，会是什么问题呢

请问AR(AA Oxide Define Reverse)这个mask是什么意思，是指氧化层区域吗，即除了有源区以外的区域？

melody027 — Thu, 18 Sep 2025 09:50:53 +0000

请问AR(AA Oxide Define Reverse)这个mask是什么意思，是指氧化层区域吗，即除了有源区以外的区域？

怎么让卷毛同事像我一样不加班

小汤圆a — Thu, 18 Sep 2025 09:12:40 +0000

兄弟们同事太卷了，没活也要加班，怎么让他们向我看齐呢

新人请教drc cmd如何抓spacing过大

AoliGAy- — Thu, 18 Sep 2025 02:13:08 +0000

请教大佬们，drc rule里怎么自定义抓spacing过大？例如我想抓过小“EXT A1 < 0.15 ABUT>0 0.15 ABUT>0

fluid guard ring可以拉伸缩短吗？

qq771520600 — Thu, 18 Sep 2025 01:16:38 +0000

这个画出来后，在想改变长短不行了，想问问有什么办法？

finfet工艺，这画法是正确的吗？lvs识别不了

qq771520600 — Wed, 17 Sep 2025 09:44:50 +0000

忽略drc 输入端：po到m0，m1，使用mask1color 输出：m0为graycolor，m1 m2为mask2color vdd/vss:m0为graycolor，m1为mask1color 目前所欲端口跟器件都是无法识别

TSMC工艺的这些管子信息代表什么意思

我不吃肠粉 — Wed, 17 Sep 2025 08:06:10 +0000

SVT是标准阈值电压 DNW是深N阱 4t、5t、6t是什么？

镜像电路功能异常是什么原因？

zodiac1986 — Wed, 17 Sep 2025 03:19:29 +0000

各位大神，小弟最近设计了款模拟电路，电路分上下两部分，下边是上边版图的镜像，两边各自独立，结果流片出来下边电路功能正常，上边却功能不正常功耗还大，请问这会是什么原因造成的？ ...

关于finfet的color file文件

qq771520600 — Wed, 17 Sep 2025 02:47:17 +0000

请教各位大佬，我turn on color aware check，lvs会提示我少了net color file,这个文件是要自己写的吗？

【求助/有偿】寻找版图高手

HEart_ — Tue, 16 Sep 2025 14:34:25 +0000

寻找版图高手，数模混合的芯片版图设计，面积2-3，有偿，有意发邮件：

不同连接的本征管能否合并？

flyunicorn — Tue, 16 Sep 2025 13:44:31 +0000

快捷键a

秃图 — Tue, 16 Sep 2025 13:24:36 +0000

我的快捷键a为什么是这个，怎么调

在virtuoso run lvs fail,而导出去就是过的

qq771520600 — Tue, 16 Sep 2025 09:33:50 +0000

7nm 工艺，拿了参考的gds run lvs，导出gds run lvs，是OK的，但是只要在virtuoso跑，就识别不了port por

关于lvs的问题

zq1503825737 — Tue, 16 Sep 2025 09:22:01 +0000

请问各位大佬，如何让版图和电路精确对比，比如说，电路中器件w=2u，m=1,版图中w=1,m=2，这样的让它报错

erc pathchk polygons database 错误

wxbshampoo — Tue, 16 Sep 2025 08:45:08 +0000

有大佬遇知道这咋回事吗？只报错。高亮后显示的在通孔的位置。也没有说明。

怎么在DC网表中添加Power_PAD

风城烟雨 — Tue, 16 Sep 2025 06:40:04 +0000

最近在学习TSMC 28nm的IO_PAD，查找资料看到说VDD、VSS、corner这种全局PAD可直接在DC综合的网表中添加，想问下具体要怎样例化？如果需要多个VDD、VSS，需要像RTL中例化module一样用不同的模块名做区分吗？我是这样写的，不知道对不对： PCORNER_G corner1(); PCORNE ...

cadence怎么仿真电路的逻辑功能

jj大王 — Mon, 15 Sep 2025 11:47:08 +0000

类似这样的电路怎么仿真出来他的逻辑功能

天线效应{tsmc18_DNW.R.20.5.3:NGATE_OD2_M4_1}

bubushenghua — Mon, 15 Sep 2025 06:26:44 +0000

1.请问以下参数都是什么意思？ DSC S 1 NACT_DNWi 6268.5 NACT_METAL 1474.22 GATE_DNWi 348336 GATE_METAL 175056 RC_GATE 1.98986 RC_ACT 4.25207 NGATE_AREA 1.2 版图：延长了M4的长度，上面所有的参数都没有变化。将M4换成M1，上面所有的 ...