EETOP 创芯网论坛 (原名：电子顶级开发网) - 数字IC设计讨论(IC前端|FPGA|ASIC) https://bbs.eetop.wang/forum-69-1.html Latest 20 threads of 数字IC设计讨论(IC前端|FPGA|ASIC) Copyright(C) EETOP 创芯网论坛 (原名：电子顶级开发网) Discuz! Board by Comsenz Inc. Sun, 07 Jun 2026 16:13:06 +0000 180 https://bbs.eetop.wang/static/image/common/logo_88_31.gif EETOP 创芯网论坛 (原名：电子顶级开发网) https://bbs.eetop.wang/ 以电阻为负载的全差分运放需要共模负反馈吗 https://bbs.eetop.wang/thread-995409-1-1.html 数字IC设计讨论(IC前端|FPGA|ASIC) mimmimhu Fri, 19 Sep 2025 06:25:45 +0000 类似classAB结构的输出级 https://bbs.eetop.wang/thread-995392-1-1.html 数字IC设计讨论(IC前端|FPGA|ASIC) mimmimhu Fri, 19 Sep 2025 02:05:48 +0000 DDR模式 https://bbs.eetop.wang/thread-995382-1-1.html 数字IC设计讨论(IC前端|FPGA|ASIC) scutlee Thu, 18 Sep 2025 13:26:26 +0000 关于使用ICG与AND门做时钟门控的时序检查 https://bbs.eetop.wang/thread-995362-1-1.html 数字IC设计讨论(IC前端|FPGA|ASIC) 任大大 Thu, 18 Sep 2025 09:01:32 +0000 配置静态参数不需要做同步是否安全，亚稳态一定会稳定下来吗 https://bbs.eetop.wang/thread-995342-1-1.html 数字IC设计讨论(IC前端|FPGA|ASIC) simplezt Thu, 18 Sep 2025 03:05:22 +0000 DFT需要前端做什么？ https://bbs.eetop.wang/thread-995319-1-1.html 数字IC设计讨论(IC前端|FPGA|ASIC) scutlee Wed, 17 Sep 2025 16:47:40 +0000 dft学习 https://bbs.eetop.wang/thread-995297-1-1.html 数字IC设计讨论(IC前端|FPGA|ASIC) IC菜鸟无敌 Wed, 17 Sep 2025 10:00:07 +0000 有没有什么办法能读取分析rtl移除所有参数并把端口转化为网表类似的一维格式 https://bbs.eetop.wang/thread-995282-1-1.html 数字IC设计讨论(IC前端|FPGA|ASIC) lolina Wed, 17 Sep 2025 07:05:22 +0000 经过flash的路径约束 https://bbs.eetop.wang/thread-995260-1-1.html 数字IC设计讨论(IC前端|FPGA|ASIC) 桦桦 Wed, 17 Sep 2025 01:32:45 +0000 如何在综合网表中添加Power_IO https://bbs.eetop.wang/thread-995226-1-1.html 数字IC设计讨论(IC前端|FPGA|ASIC) 风城烟雨 Tue, 16 Sep 2025 06:42:08 +0000 DC如何使用gtech网表后继续综合？ https://bbs.eetop.wang/thread-995221-1-1.html 数字IC设计讨论(IC前端|FPGA|ASIC) shiluo9 Tue, 16 Sep 2025 05:42:51 +0000 求助：Spyglass检查出现这个问题怎么解决？ https://bbs.eetop.wang/thread-995180-1-1.html 数字IC设计讨论(IC前端|FPGA|ASIC) zqp991224 Mon, 15 Sep 2025 09:38:26 +0000 有偿求一份 SolvNet article https://bbs.eetop.wang/thread-995170-1-1.html 数字IC设计讨论(IC前端|FPGA|ASIC) lisa159 Mon, 15 Sep 2025 07:47:47 +0000 设计文档 https://bbs.eetop.wang/thread-995168-1-1.html 数字IC设计讨论(IC前端|FPGA|ASIC) wuwanmei Mon, 15 Sep 2025 07:25:20 +0000 如何编写仲裁器 https://bbs.eetop.wang/thread-995136-1-1.html 数字IC设计讨论(IC前端|FPGA|ASIC) 卡卡布 Sun, 14 Sep 2025 03:27:40 +0000 vivado编译QuestaSim IP仿真库失败 https://bbs.eetop.wang/thread-995117-1-1.html 数字IC设计讨论(IC前端|FPGA|ASIC) QYiran Sat, 13 Sep 2025 02:00:25 +0000 PT_shell命令 https://bbs.eetop.wang/thread-995090-1-1.html 数字IC设计讨论(IC前端|FPGA|ASIC) 时间在走人在变 Fri, 12 Sep 2025 07:12:09 +0000 pde源区和漏区不应该都是p型掺杂吗 https://bbs.eetop.wang/thread-995059-1-1.html 数字IC设计讨论(IC前端|FPGA|ASIC) mimmimhu Thu, 11 Sep 2025 10:53:49 +0000 跨时钟域同步，若两级寄存器之间的时序为刚好满足的状态，那么是不是就不能起到降低亚稳态的功能了？ https://bbs.eetop.wang/thread-994994-1-1.html 数字IC设计讨论(IC前端|FPGA|ASIC) KwonJunHyun Wed, 10 Sep 2025 07:20:40 +0000 PT功耗仿真问题，求大佬 https://bbs.eetop.wang/thread-994980-1-1.html 数字IC设计讨论(IC前端|FPGA|ASIC) CHN_LJF Wed, 10 Sep 2025 03:23:28 +0000