verilog 模块实例化

shufeng123 · 发表于 2011-6-10 10:56:15

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请问verilog中根据不同条件实例化如何解决，请高手指教。谢谢

lmz05 · 发表于 2011-11-28 22:03:06

回复 1# shufeng123

我知道这个用法, 不知道lz有什么更好的办法，互相交流一下

parameter TYPE =0'
generate
      if（TYPE == 0 ） begin
            type0 u_inst(.......);
      end
      else if （TYPE == 1） begin
            type1 u_inst(.......);
      end
      ......
endgenerate

hujs · 发表于 2011-11-29 18:28:11

更简单的话直接用宏定义控制

hpfed · 发表于 2012-5-9 12:01:39

`ifdef ABC
xxx
`elsif BCD
XXX
`endif

兵临城下 · 发表于 2012-5-9 14:22:55

回复 4# hpfed

这种方法不错，简单明了

薇儿安蓝 · 发表于 2012-12-27 14:50:48

同问...

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