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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › IC验证 › IC验证讨论 › SystemVerilog随机化约束的问题

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楼主: seekerlee

[求助] SystemVerilog随机化约束的问题

发表于 2018-12-7 00:36:41 | 显示全部楼层

thanks

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发表于 2018-12-10 15:02:55 | 显示全部楼层

提供另外一种解题思路。vcs试了几次，应该可以符合要求。unique关键字，表示之后的几个变量的值不重复；需要加{}，表明区间范围。

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sv_constraint

sv_constraint

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发表于 2018-12-14 12:15:35 | 显示全部楼层

回复 32# ppeezz

Good!

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