请教如下要求的clock在pt中应该怎么create

nicholas08 · 发表于 2011-12-8 10:56:02

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本帖最后由 nicholas08 于 2011-12-9 11:47 编辑

我现在一个source clk会经过好多的clock module产生不同的clk给不同的module用。。每个clk module的结构如图所示。。我希望pt能从source clk处开始check,但是希望clk group可以是clk1,clk2,clk3的名字，而不是source clk的名字。请问该如何设置clk才行？
这个clk module是我自己搭的clk gating.
谢谢

nicholas08 · 发表于 2011-12-9 11:13:09

版主帮个忙吧。万分感谢

lz1920 · 发表于 2011-12-10 03:38:31

图呢？

nicholas08 · 发表于 2011-12-12 08:45:26

本帖最后由 nicholas08 于 2011-12-14 16:13 编辑

回复 3# lz1920

多谢

onlyou · 发表于 2012-3-11 10:29:41

什么情况都多谢了？

chupws · 发表于 2012-10-5 22:45:01

http://bbs.eetop.cn/thread-315469-1-8.html 应该就是这个问题吧

PYGH · 发表于 2012-11-2 11:14:25

是的，学习了

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