关于IR DROP和timing的问题

djim2002 · 发表于 2012-4-4 02:11:04

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TSMC 0.13工艺。
因为它POWER有5瓦，现在做出来，IR DROP很大，用尽了方法，还是有6.5%。
已经没办法了，不再考虑减IR DROP了。

现在问题是，这么大的IR DROP，对TIMING 会有多少的影响？
我跑PT的时候要给它设多少的margin?
PT里面的OCV,set_timing_derate 要设多少?

xiaolongi · 发表于 2012-4-6 17:03:23

不知道，帮你顶起来

zzczx · 发表于 2012-4-6 20:46:45

帮忙顶。

王不动 · 发表于 2012-4-9 10:24:02

以前看过有本书说5%的电压降会增大10%到15%的连线延迟。6.5%的话可能，粗略估计13%到20%了

damonzhao · 发表于 2012-4-9 11:44:41

6.5%的偏差能到多少V？ foundry给的corner是多少V？

531472320 · 发表于 2012-7-25 21:23:07

同问啊！！！！！

陈涛 · 发表于 2012-7-26 07:48:02

最好是找对应的低电压的lib来做STA
ETS里面应该可以直接把每个cell的压降读进去，PT的是否可行，你自己找下

fxty · 发表于 2016-6-6 16:02:18

我认为不管ir-drop是百分之多少，只要没有低于worst corner的nominal voltage就可以了，因为foundry提供的lib已经考虑了极限情况

steper · 发表于 2020-1-14 17:32:23

请问楼主现在有结论了吗？

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