一个timing路径问题

龙溪小泮 · 发表于 2012-7-17 14:33:02

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如图

那个time路径第一个到达时间为20.000，这是什么原因引起的？求教！！！
这个违例是这个原因引起的吗？

陈涛 · 发表于 2012-7-17 15:09:06

1）input port没有对应tck的input delay
或者
2）RB与SB之间set false path （如果前端设计/应用上有保证的话）

yiyeyo · 发表于 2012-7-17 15:58:34

这个20 应该是半周期采样，也就是下降沿capture 引起的，问前段是否这样设计的

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[求助] 一个timing路径问题