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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › IC验证 › IC验证讨论 › 用modelsim编译systemverilog的问题

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楼主: f_haizao

[求助] 用modelsim编译systemverilog的问题

发表于 2015-7-31 11:29:32 | 显示全部楼层

新手來學習學習

畅销就业培训课《芯片验证从入门到精通》推荐就业，赢取高薪！

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发表于 2015-8-9 23:05:43 | 显示全部楼层

好难的

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发表于 2016-3-16 14:51:05 | 显示全部楼层

谢谢分享~~~~~~~~~~~~~~~~~

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发表于 2016-3-24 22:32:19 | 显示全部楼层

学习一下～

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发表于 2018-12-6 23:45:00 | 显示全部楼层

thanks

畅销就业培训课《芯片验证从入门到精通》推荐就业，赢取高薪！

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