异步时钟设置input_delay和output_delay

XIDIANCAD2 · 发表于 2012-11-8 10:41:38

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时钟信号clk1和clk2是异步的，input1_1,input1_2是设计的输入端口，由时钟clk1处理；input2_1,input2_2也是设计的输入端口，由时钟clk2处理。output1_1,output1_2是设计的输出端口，由clk1控制输出；output2_1,ouput2_2也是设计的输出端口，由clk2控制输出。那么在DC或PT加input_delay和output_delay时序约束时需要注意什么，下面的约束对吗？
set_input_delay 1.0 -clock clk1 [remove_from_collection [all_inputs] [get_port "clk1 input2_1 input2_2"]]
set_input_delay 1.0 -clock clk2 [remove_from_collection [all_inputs] [get_port "clk2 input1_1 input1_2"]]
set_output_delay 2.0 -clock clk1 [remove_from_collection [all_outputs] [get_port "output2_1 output2_2"]]
set_output_delay 3.0 -clock clk2 [remove_from_collection [all_outputs] [get_port "output1_1 output1_2"]]

陈涛 · 发表于 2012-11-8 14:13:45

就那么几个port，有写remove_from_collection 的功夫，还不如直接写port名字，简单又直接

XIDIANCAD2 · 发表于 2012-12-12 15:41:10

回复 2# 陈涛

如果有很多PORTS，那该怎么设置呢？

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