wire_load

XIDIANCAD2

foundry给我提供的lib文件里怎么没有wire_load定义呢？用的是.18工艺。没有wire_load定义那么在DC综合时怎么来估算连线延时呀？
还有连.sdb文件都没有。DC中没有.sdb文件应该也不行吧？

陈涛

1）直接打开lib看
2）有db/lib就可以DC综合

XIDIANCAD2

回复 2# 陈涛

    涛哥！
    我打开lib文件看了，发现没有定义wire_load，以前用的工艺都有定义呀，比如
wire_load（GOK）{
resistance：0.0；
cap:0.000167;
area:0.0;
slope:0.0;
fanout_length(1,0.0);
}
是不是foundry忘记定义wire_load了还是说可以通过其他的方法来找出wire_load？顺便问下涛哥，wire_load是通过fanout来计算延时的，上面的wire_load定义中怎么resistance是0，area也是0呢，不是很懂。