关于DC时序分析~来大神帮助下啦！！！

yic2000 · 发表于 2013-1-16 12:23:19

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想问下这时序分析在DC里面怎么做~
左边的是4个PAD，右边是我的模块~
问题在于PAD是一个库的，右边我的模块是另一个库的~
2个库的线载模型是不一样的~所以怎么做从输入pad到寄存器的这路径的时序分析啊？？？？？？？？？？？

icfbicfb · 发表于 2013-1-16 22:29:52

以stdcell的wirreload为准，pad delay算个啥啊

my2817 · 发表于 2013-1-17 09:02:29

我觉得都可以用上，别忘了还有个set_wire_mode top｜enclose｜segmented

my2817 · 发表于 2013-1-17 09:12:21

我觉得都可以用上，别忘了还有个set_wire_mode top｜enclose｜segmented
my2817 发表于 2013-1-17 09:02

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qushaobo · 发表于 2013-1-17 09:44:11

凡人修仙传快眼

yic2000 · 发表于 2013-1-17 15:33:38

回复 2# icfbicfb

其实除了delay外，我最怕的是DRC规则怕满足不了~怕驱动不动之类的~

yic2000 · 发表于 2013-1-17 15:45:19

回复 3# my2817

都能用上？求详解！！！

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