Verilog-A写ADC的变量问题

小波哥

各位大神,我借鉴资料上用Verilog-A写的ADC，资料上说ADC模型已经验证通过。可是我在Cadence中建立symbol时，报for循环中变量i的条件值错误，bits不是常量，该咋办捏？求助啊！求解答！代码如下：      .
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parameter integer bits =8 ;
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genvar i;
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for (i=0;i<bits;i=i+1)
   V（out[i]）<+ transition(result[i],td,tt);
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