有一个关于PCI总线仲裁器的问题请教

txmfxf

我想实现一种PCI总线仲裁器，基于申请使用总线的申请时间，具体过程如下：在PCI时钟的上升沿采样申请Req_n[5..0]，经过循环模块的仲裁后，则产生FIFO的写请求信号和写数据（把该设备的授权信号写入FIFO），根据总线的状态（总线的状态由frame和 irdy这两个信号决定）决定何时从FIFO中读出数据，也就是真正授权该设备。
   我现在已经把循环模块、FIFO模块和读/写控制模块的VHDL程序编写出来了，并且通过了功能仿真。我现在遇到的问题是采样模块，因为如果某个设备申请Req_n一旦有效，就会保持到从FIFO 中读出该设备的授权信号，这样的话可能会产生连续往FIFO中写入的情况，我的想法是在采样模块中给每一个申请加一个D触发器，如果经过循环模块仲裁后写入FIFO中的是该设备的授权信号（假设设备2申请此时dataout为111011），那么此时让D触发器的复位信号有效（把该设备的授权信号dataout[2]和该设备D触发器的复位信号想接），就不会继续往循环模块中采样此申请，一直到从FIFO中读出该授权设备时让D触发器的复位信号无效可以继续采样。但如果对设备2申请采样完之后，在没有从FIFO中读出设备2的授权时，又有其它设备提出申请（如设备4），那么经过循环模块的仲裁后dataout会发生变化（dataout为101111），此时设备2的D触发器的复位信号无效就会可以继续采样，发生又往FIFO中写入设备2的情况，这样产生了两次写入FIFO 的情况，这是错误的（一次申请只授权一次）。
    求助各位过来人指点，怎样实现在一次申请中只实现往FIFO中写一次。

txmfxf

刚才发的贴子还有一幅图(word中所绘),贴不上来,详细可在个人邮箱中给各位发送请教
txmhe@126.com

maxises

支持大大了！