Verilog-xl仿真不能用

dennisi123

最近在自学cadence软件。发现不能正常使用VERILOG-XL来进行仿真，每次仿真时都提示：
    User-settable GLOBAL varible:verilogSimBinary is invalid
    Relative pathnames are relative to run directory
        OK/CANCEL aborts simulation
    解着点击OK或CANCEL，VERILOG-XL都不能动作。
    VERILOG-XL的界面是能出来，好象也可以正确的提取网表，但是快要好的时候确出现上面的问题了。以至于不能正常工作。不知道是那里没有设置好了？