无法实例化 uvm_agent

strong12345 · 发表于 2014-11-21 12:34:14

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各位大爷

小弟最近自学验证, 正在练习建立一个 uvm 环境

仿真的工具是 vcs

我用 simv +UVM_TESTNAME=my_test 先实例化我的 class my_test

my_test 里面再实例化 my_env

my_env 里面再实例化 my_agent

但此时 vcs 报错, 说

following verilog source has syntax error :
token 'my_agent' should be a valid type. please declare it virtual if it is an interface.

请问这是什么原因

先谢各位大爷

allencherry · 发表于 2014-11-22 11:59:08

贴上代码吧，

sccz1 · 发表于 2014-11-22 21:28:08

本帖最后由 sccz1 于 2014-11-22 21:50 编辑

你看看testbench里的include顺序对不对，好像越靠近树根的越后面include，可能你的my_agent在my_env后面include了。

strong12345 · 发表于 2014-11-23 11:14:11

今天沒上班
明天試下

liushangtian · 发表于 2014-11-23 20:45:45

这个是导入文件顺序的问题

strong12345 · 发表于 2014-11-24 08:47:55

真的是include顺序的问题
感谢大侠相助
问题已解

shimuzhou · 发表于 2014-12-5 20:04:38

学习一下。。。。。。。。。。。

工大鱼肉 · 发表于 2019-7-12 18:30:50

非常感谢，我也时碰到一样的问题
我弄了两个pkg文件，看样子两个顺序也不是按照import顺序来，和到一个文件就ok了

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