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[求助] 网口时序约束

王者一枝梅

发表于 2015-7-8 21:00:56 | 显示全部楼层 |阅读模式

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网口在接收数据时，进过一段时间的积累，网口会丢一些包，分析之后原因是网口没有做时序约束，导致时钟和数据之间出现了时间累积误差，请高手指点一下怎么进行约束？

fpga, 时序约束, 网口

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