关于verilogA运放

ningyuan198 · 发表于 2015-7-22 21:00:34

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各位大侠，我用何乐年的模拟集成电路设计与仿真一书中，运放的verilogA代码，在spectre中仿真。
参数的设置完全相同，vref设置为2.5V，vspply_p和vspply_n分别为5V和0，输入vin_p和vin_n的DC偏置为2.5V，两者之间的电压差是一个幅度为0.5V，频率为freq的方波。
仿真发现，在频率freq大于100KHz时，Vout_p和Vout_n的瞬态波形的振幅十分小，而将频率freq降为10KHz之后，Vout_p的波形为一个高电平为4.5V，低电平为0.5V的方波（被限幅，与预期相符）；但是Vout_n却是一个高电平为4.5V，低电平时4.25V的方波，感觉Vout_n的限幅不对。
不知原因为何，希望各位大侠不吝赐教！

ningyuan198 · 发表于 2015-7-23 21:09:01

自己顶一下

ningyuan198 · 发表于 2015-7-24 10:44:21

仔细看了下自己输入到spectre中的VerilogA，发现Vout_n的限幅那边写错了，更正之后，瞬态仿真结果正确。
但是，工作频率却上不去，发现C1居然有200pF

小蝌蚪 · 发表于 2021-10-25 16:00:48

请问这里的rout是什么参数，需要怎么设定啊？

273885334 · 发表于 2021-11-3 17:53:56

小蝌蚪发表于 2021-10-25 16:00
请问这里的rout是什么参数，需要怎么设定啊？

输出电阻

Ztl-cmos · 发表于 2025-9-2 11:08:01

那应该是什么

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