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[求助] 求助关于vcs VHDL 仿真的问题，555555555

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发表于 2015-7-24 16:38:42 | 显示全部楼层 |阅读模式

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各位朋友，快帮帮我吧。
我的RTL和TB都是VHDL，经过一上午的摸索，VCS编译通过了，./simv也通过，但是没有产生FSDB文件。我都快愁死了。

各位朋友知道是哪里出了问题吗？

谢谢！！！！！！！！！！！！！！！！！！！
fsdb, testbench, Verdi, VHDL

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