关于仿真时PLL启不来

zjt412 · 发表于 2015-8-31 08:53:23

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ATPG之后的仿真都已经通过，但是后端PR完后，用PR后的网表仿真发现一个PLL起不来，lock信号也正常，就是PLL out是X，请问这有可能是什么引起的？？

qyxu1979 · 发表于 2015-8-31 21:47:55

有没有其他告警，比如建立保持时间不满足等

icfbicfb · 发表于 2015-9-1 16:59:41

pll的仿真模型写的不好吧

whzwwj1979 · 发表于 2015-10-25 23:59:26

PLL output例化成wire

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