请问在verilog中两二进制相除，得到一分数的二进制怎么实现

风乎舞雩 · 发表于 2015-12-10 19:57:28

您需要登录才可以下载或查看，没有账号？注册

×

本人在做一个DSP结构，输入为两个二进制数，进行除法运算，被除数绝对小于除数，也就是除后结果据对是小数，并且也是二进制进行输出。请问下这种情况怎么办啊？

kakashang · 发表于 2015-12-14 14:55:01

不明白你意思这种情况下需要对被除数放大处理，并且确定输出的精度

账号		自动登录	找回密码
密码			注册

[求助] 请问在verilog中两二进制相除，得到一分数的二进制怎么实现