虚接口不识别问题

myhedwig

1. 
   
2. program automatic test ();
   
3. initial
   
4.     begin
   
5.         $display("XXXXXXXXXXXXXXXXX");
   
6.         virtual Utp_tx vtx_if;
   
7.     end
   
8. endprogram
   

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1. 
   
2. interface Utp_tx (input logic clk) ;
   
3.     logic       i_vld  ;
   
4.     logic [7:0] i_data ;
   
5.    
   
6.     clocking cb @(posedge clk);
   
7.         output       i_vld  ;
   
8.         output       i_data ;
   
9.     endclocking
   
10.    
    
11.     modport TB_tx  (clocking cb) ;
    
12.     modport DUT_tx (input       i_vld  ,
    
13.                     input       i_data ) ;
    
14. endinterface
    

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以上代码分别在test.sv和Utp_tx.sv中。运行时会报错：
** Error: D:/Project/self_study/SV/interface/test_prg.sv(6): Illegal declaration after the statement near line '4'.  Declarations must precede statements.  Look for stray semicolons.
就是在虚接口声名那一块。我试过在文件开头加`include "Utp_tx.sv"，调整编译顺序等，都不行。用的是questasim 10.1破解版。
请问这是错在哪儿了？

changdl

把 virtual Utp_tx vtx_if; 这一句放在initial前试一试。

25587216

$display("XXXXXXXXXXXXXXXXX");
        virtual Utp_tx vtx_if;
变量声明放其他语句前面。这不是虚接口的问题。
比如如下代码：
a = 1；
b = 2;
int c;
也会编译报错。

myhedwig

回复 3# 25587216


    多谢多谢！的确是这里出的问题！

fzyzdy

study