systemverilog检沿有没有什么好办法？

myhedwig · 发表于 2016-4-19 09:36:41

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在verilog中，检查一个信号的跳变一般用原信号和打一拍的信号比较完成的。
请问一下systemverilog检测一个信号是否有跳变沿有没有什么好办法？一般采用什么方式？

kuolifeng · 发表于 2016-4-19 11:36:11

@(posedge sig);

myhedwig · 发表于 2016-4-19 13:48:23

回复 2# kuolifeng

多谢！

myhedwig · 发表于 2016-4-19 15:48:39

回复 2# kuolifeng

除了这个，还有别的比较常用的方法吗？

gogosese · 发表于 2016-4-20 09:21:01

不是应该用assertion吗

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