关于Xilinx的一些时序约束问题

nateriver93 · 发表于 2016-6-1 14:39:59

回复 8# chrisweizhy

这个0.5ns是手册里给出来的吗

nateriver93 · 发表于 2016-6-1 14:44:24

回复 7# chrisweizhy

哈？我一直以为是这些预先算好，约束下好，再开始静态时序分析，时序不满足再修改代码。

fkl523 · 发表于 2016-10-27 14:05:20

回复 5# KillerArthas

大侠你好，我也遇到真的是一模一样的问题，请问这个门控怎么约束？？

john.jiang · 发表于 2023-6-8 13:16:18

KillerArthas 发表于 2016-5-21 16:01
借宝地同求FPGA约束问题，主要是做IC的FPGA功能验证，由于IC中插了很多的clock gating，原理实际上就是个la ...

我现在用mcu用fpga进行原型验证，对于时钟门的问题，我都把clock gate写成在FPGA原型等效的时候改成组合逻辑实现了

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