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DDR2 DDR3 constraint note

发表于 2016-7-14 15:02:27 | 显示全部楼层 |阅读模式

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说明：

有一些constraint根项目相关，且不包含initial时的MRS设定
绝大部分的AC timing参数都通过script从catalog中提取出来，然后反过来constraint其它的变量，从catalog提取的参数有：

sd_banks	ra_addr	ca_addr	tck	tccd_cnt	trtp_cnt	twtr_len	tmod_len
txsdll_len	trp_len	tmrd_len	trc_len	trfc_len	trefi	trrd_len	trcd_len
tras_min	tras_max	tras_len	tfaw_len	twr_len	tzqcs_len	mem_speed	tdllk
tmprr	twlo	twlmrd	txpr	tzqinit	tzqcl_len	tzqoper	tckesr
tcksre	tcksrx

DDR2 Constraint

MR0

由于synopsys DDR2 VIP v2016.06好像还有些问题，write_recovery以及cas_latency不是按jedec spec全随机。

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MR1

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DDR3 constraint

MR0

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MR1

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MR2

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Post decoding

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