VCS覆盖率显示全为零的状况

mndzjsjczex

大家好，本人刚接触vcs不久，对于生成代码覆盖率一头雾水。
在论坛里翻看了不少帖子用在Makefile流程中都出现了下图中的现象，望诸位大牛能帮忙看看，最好帮我分析一下，谢谢。

我Makefile流程中有关vcs生成代码覆盖率的参数如下

编译时：
-cm line+cond+tgl+branch+fsm+assert \
-cm_cond full \
-cm_name $(NAME) \
-cm_hier ./vcm.cfg \
-cm_dir $(DIR)

仿真时：
-cm line+cond+tgl+branch+fsm+assert \
-cm_name $(NAME) \
-cm_log ./vcscm.log

报告截图

mndzjsjczex

顶一下

目前只能识别asserts项，求各位帮忙分析分析，谢谢