testbench和RTL之间的时序问题

dyytx

module apb_task();
reg [31:0] rd_data;

task apb_read();
input [31:0] addr;
output [31:0] data;
begin
  @(posedge CLK)
  begin
    PSEL     <= 1'b1;
    PWRITE <= 1'b0;
    PADDR  <= addr;
  end
  @(posedge CLK);
  begin
    PENABLE <= 1'b1;
  end
  @(posedge CLK)
  begin
     data <= PRDATA;   //data=PRDATA;这里出现问题？？？？？
     PSEL <= 1'b0;
     PENABLE <= 1'b0;
  end
end
endtaask


initial
begin
rd_data <= 32'h0;

apb_rd(32'h5,rd_data);
end

endmodule

为什么用非阻塞赋值返回的rd_data是xx(但是看波形，task内的data都是对的，就是rd_data是x)，而用阻塞赋值是正确的值。

ljjywdz

data<=PRDATA 是不是应该放在第二个时钟，即ENABLE拉高之后呢

vegh

这个应该跟modelsim处理事件有关，这是一个顺序块，若是阻塞就严格安装顺序来，modelsim处理这些事件就会严格按照顺序来；如果是非阻塞（非阻塞有两个过程，计算右值、更新），更新会放在计算完之后，而后“更新”这个过程是不确定的（随机的或者其他方式来模拟相对实际电路执行的过程），如果给个时间段会好些吧。这也跟实际电路的执行情况是符合，毕竟modelsim是一个仿真软件，只是模拟这个过程，是顺序执行的，不像实际的硬件电路，并不是真真实实的并行效果。