NCVERILOG SDF 仿真求助

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NCVERILOG SDF 仿真求助
Time Violation
$recrem<removal>( posedge RN:1228249 PS, posedge CK &&& (ENABLE_D_AND_NOT_SE_OR_SE_AND_SI == 1'b1):1227851 PS,  0.071 : 71 PS,  0.500 : 500 PS );
            File: /home/models/TSMC18_ARM/FB/arm/tsmc/cm018mg/sc9tap_base_rvt/r0p0/verilog/sc9tap_cm018mg_base_rvt.v, line = 50668
           Scope: top_testbench.top_gasket.top.Idigtop.clockgen_top.i_glitch_free_mux_ns_ext.sel_clk1_dly1_reg
            Time: 1228249 PS


哪位给解释一下Time Violation里面
0.071 : 71 PS,  0.500 : 500 PS
具体是什么意思

这个数值和SDF里面的数值完全对不上。

谢谢！