设为首页收藏本站

切换到宽版

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 基于verilog的全数字锁相环的设计

1 ... 3 4 5 6 7 8 91011 / 11 页下一页

返回列表发新帖

楼主: xuemingyang

基于verilog的全数字锁相环的设计

发表于 2018-3-10 22:24:19 | 显示全部楼层

基于verilog的全数字锁相环的设计.rar (91.29 KB)

回复支持反对

使用道具举报

发表于 2018-3-10 22:27:45 | 显示全部楼层

基于verilog的全数字锁相环的设计.rar (91.29 KB)

EETOP创芯人才网职位发布入口

回复支持反对

使用道具举报

发表于 2018-3-15 10:54:39 | 显示全部楼层

多谢分享

回复支持反对

使用道具举报

发表于 2018-3-30 12:34:48 | 显示全部楼层

谢谢楼主的分享！！！

EETOP创芯人才网职位发布入口

回复支持反对

使用道具举报

发表于 2019-7-31 14:49:44 | 显示全部楼层

学习

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

发表于 2019-9-12 18:08:15 | 显示全部楼层

好书。。。好书。。。

EETOP创芯人才网职位发布入口

回复支持反对

使用道具举报

发表于 2019-9-12 18:22:39 | 显示全部楼层

thanks

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

xiaopangwa_dada

发表于 2023-3-29 15:41:09 | 显示全部楼层

感谢分享

EETOP创芯人才网职位发布入口

回复支持反对

使用道具举报

发表于 2023-3-29 19:47:11 | 显示全部楼层

thanks

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

发表于 2023-3-29 21:59:58 | 显示全部楼层

谢谢分享

回复支持反对

使用道具举报

1 ... 3 4 5 6 7 8 91011 / 11 页下一页

返回列表发新帖

|手机版|小黑屋|关于我们|联系我们|隐私声明|EETOP 创芯网 ( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2026-1-16 07:26 , Processed in 0.042426 second(s), 3 queries , Gzip On, Redis On.

Powered by Discuz! X3.5

© 2001-2026 Discuz! Team.

快速回复 返回顶部 返回列表