=?= 和 ==？

yuanpin318

systemverilog一直用==？做比较，右边的x和z好像是ignore

但今天看到有人写 =?=， 也能通过VCS编译。

=?= 和 ==?有什么差别吗？

yuanpin318

在SystemVerilog 3.1 LRM中“7.5”中用=?=

但IEEE 1800 -2017中使用 ==?, 找不到 =?=, 是不是 “=？=” 被淘汰了？新的都用"==?"?

A1985

3.1a 猴年马月了。。。 vcs
肯定开了兼容模式

yuanpin318

但是VCS的结果有点不一样啊
=============Wildcard equality=============
3'b010 ==? 3'b010, result = 1
3'b010 ==? 3'b011, result = 0
3'b01z ==? 3'b011, result = x
3'b010 ==? 3'b01z, result = 1
3'b01z ==? 3'b01z, result = 1
3'b01x ==? 3'b011, result = x
3'b010 ==? 3'b01x, result = 1
3'b01x ==? 3'b01x, result = 1
3'b01x ==? 3'b01z, result = 1
3'b01z ==? 3'b01x, result = 1

=============Old Wildcard equality=============
3'b010 =?= 3'b010, result = 1
3'b010 =?= 3'b011, result = 0
3'b01z =?= 3'b011, result = 1
3'b010 =?= 3'b01z, result = 1
3'b01z =?= 3'b01z, result = 1
3'b01x =?= 3'b011, result = 1
3'b010 =?= 3'b01x, result = 1
3'b01x =?= 3'b01x, result = 1
3'b01x =?= 3'b01z, result = 1
3'b01z =?= 3'b01x, result = 1

yuanpin318

好像 =?= 左右都认为x和z是通配符。