随路时钟经过pad delay很大，DC如何来cover

andywang3791

jake 发表于 2021-9-6 10:15
是的，第一步generated_clock定义到output port是关键。通常generated clock都是定义在内部某个pin上，不 ...

Hi，jake,请问对于综合的话因为时钟是ideal的，那就没法cover core->pad的delay了吧，请问这个如何解决呢

jake

andywang3791 发表于 2021-9-22 20:04
Hi，jake,请问对于综合的话因为时钟是ideal的，那就没法cover core->pad的delay了吧，请问这个如何解决呢 ...

如果综合里pad有.lib, 而且pad有set_load, 综合里由于clock network是ideal network, core->pad/A delay为0，但pad/A->pad/Y delay不是0。
create_generated_clock加到pad/A，应该就可以把pad/A->pad/Y delay包括到输出路径timing里了

andywang3791

综合带的iopad是有lib的，path应该是：core->pad/A->pad，您是指pad/A->pad还是有delay吗？这个不也应该算在clock tree上，应该是ideal的吗

jake

andywang3791 发表于 2021-9-22 21:17
综合带的iopad是有lib的，path应该是：core->pad/A->pad，您是指pad/A->pad还是有delay吗？这个不也应该算 ...

pad/A->pad/Y应该不是ideal，综合工具应该根据pad .lib计算delay

andywang3791

jake 发表于 2021-9-23 11:21
pad/A->pad/Y应该不是ideal，综合工具应该根据pad .lib计算delay

不是很理解，pad/Y是pad->pad/Y->core这条path吗，随路时钟是输出到off-chip，应该不会再返回来

happylulu789

职场小白，初看不懂，收藏以后慢慢理解。