用v2lvs将verilog转换成SPICE网表时没有成功，有一个warning如下：
Warning: Behavioral Construct in PixelCol_lvs.vams:136 near r <name_of_genvar: YYID> Module PixelCol not translated.
转换的输出文件里只有头，没有具体内容。
136行的内容是"genvar r;"
Verilog中用了generate for loop多次例化一个模块，是不是v2lvs不支持generate？
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发表于 2022-7-8 12:16:22
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