设为首页收藏本站

切换到宽版

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 数字系统设计与Verilog_HDL 王金明版

返回列表发新帖

查看: 3198|回复: 4

[原创] 数字系统设计与Verilog_HDL 王金明版

发表于 2022-8-27 11:49:17 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

×

部分目录

目录.PNG

目录1.PNG

数字系统设计与Verilog_HDL_王金明.pdf

9.89 MB, 下载次数: 32, 下载积分: 资产 -1 信元, 下载支出 1 信元

回复

使用道具举报

发表于 2022-8-29 04:01:57 | 显示全部楼层

非常感谢分享，呵呵。

EETOP创芯人才网职位发布入口

回复支持反对

使用道具举报

发表于 2022-8-29 11:59:42 | 显示全部楼层

thanks~

回复支持反对

使用道具举报

发表于 2022-8-29 14:59:33 | 显示全部楼层

谢谢分享

EETOP创芯人才网职位发布入口

回复支持反对

使用道具举报

发表于 2023-7-10 16:20:37 | 显示全部楼层

谢谢

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

返回列表发新帖

|手机版|小黑屋|关于我们|联系我们|隐私声明|EETOP 创芯网 ( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2026-1-16 03:53 , Processed in 0.031344 second(s), 5 queries , Gzip On, Redis On.

Powered by Discuz! X3.5

© 2001-2026 Discuz! Team.

快速回复 返回顶部 返回列表