[求助] vivado工程包含2个相同名字的verilog header会怎么样？

发表于 2022-9-15 17:21:24 | 显示全部楼层 |阅读模式

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求助：
当前FPGA工程中，有2个Verilog文件，类型都是verilog header，当然，里面的宏定义参数没有重复。

当前编译测试结果没有问题。

vivado中include会把2个文件都包含进来吗？

GMT+8, 2026-1-16 07:46 , Processed in 0.026307 second(s), 3 queries , Gzip On, Redis On.

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