奇分频时钟如何时序分析？

Anturze · 发表于 2022-9-18 15:45:18

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我的设计中使用源时钟的上升沿和下降沿根据计数器来产生两个时钟clk1和clk2，然后我的3分频时钟clk_div3等于clk1 && clk2
sdc中定义了clk1和clk2，那么如何用clk_div3来进行时序分析？
求大佬指点

navylin1 · 发表于 2022-9-19 10:20:43

为什么不直接用clock gate的方法呢，

Anturze · 发表于 2022-9-19 11:19:54

navylin1 发表于 2022-9-19 10:20
为什么不直接用clock gate的方法呢，

请指教下如何用 clock gate？

navylin1 · 发表于 2022-9-19 13:36:52

本帖最后由 navylin1 于 2022-9-19 13:38 编辑

Anturze · 发表于 2022-9-19 14:52:32

navylin1 发表于 2022-9-19 13:36

没看明白，A是源时钟，B是什么？EN端？

jennytanxx · 发表于 2022-9-19 16:59:56

用bufgce不行吗

navylin1 · 发表于 2022-9-20 05:32:52

Anturze 发表于 2022-9-19 14:52
没看明白，A是源时钟，B是什么？EN端？

B是最终output时钟

jerryliu731 · 发表于 2022-10-5 16:14:59

navylin1 发表于 2022-9-20 05:32
B是最终output时钟

但是要求50%占空比你咋整

navylin1 · 发表于 2022-10-7 10:16:55

当然，如果你要50%的话，那就然后你只可以逻辑电路的话，你就要小心啦，在pnr的时候最好加一些constraint，之后还要自己check

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