由于DC综合时设置don't touch，formality无法link到相应的cell

Violet1109 · 发表于 2023-5-15 18:07:21

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数字模块中的模拟block，该block只有port，内部无任何逻辑，在跑dc的时候将包含了模拟部分的这个数字模块设置为了don't touch,因此综合出的网表中模拟部分只有端口的例化，别没有module，而在后续跑formality的过程中报了error，说无法link到模拟部分相应的cell，这种问题该怎么解决呢？是模拟部分的.db出了问题还是dc设置don't touch的问题

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胡了 · 发表于 2023-6-26 22:25:36

试一试在formal脚本中配置“set hdlin_unresolved_modules black_box”，如果还报错，可能还需要定义一下的dc的安装路径：set_app_var hdlin_dwroot /路径

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