添加Tie Cell针对端口是1’b0或1'b1情况怎么处理？

l4040

请问下面这种情况innovus怎么添加tie cell呢？
一个module如下定义：

module top（SIN1, SIN2, EN_1, EN_2, P_1, P_2)
    input SIN1;
    input SIN2;
    input EN_1;
    input EN_2;
    output P_1;
    output P_2;

   test t_1 (.S1(SIN1), .S2( {1'b1, EN_1), .E1（。。。
   ....一些库定义的单元

end module

module test （ S1, S2, E1, E2）

    input S1[1:0];
    input S2[1:0];
    input E1;
    output E2;

end module

voiluce

module test （ S1, S2, E1, E2）

    input S1[1:0];
    input S2[1:0];
    input E1;
    output E2;

end module
===
这个是空模块吧 ？

king-wa

这个正常连啊，没什么特别的地方呀

allen_tang

一般操作流程，RTL赋值1'b0,1'b1，综合的时候dont use PULL* cell，然后交给后端来就近插入PULL0/PULL1 cell

l4040

voiluce 发表于 2023-5-31 10:14
module test （ S1, S2, E1, E2）

    input S1[1:0];

这个里面应该有一些单元，只是没写全

l4040

allen_tang 发表于 2023-5-31 14:15
一般操作流程，RTL赋值1'b0,1'b1，综合的时候dont use PULL* cell，然后交给后端来就近插入PULL0/PULL1 cel ...

使用innovus插tie cell后，导出来Verilog 看见test t_1 (.S1(SIN1), .S2( {1'b1, EN_1), .E1（。。。变成了test t_1 (.S1(SIN1), .S2( {FE_UNCONNECTEDZ_0, EN_1), .E1（。。。
不是很懂这是个啥意思，是认为这是个悬空的端口吗？

allen_tang

l4040 发表于 2023-5-31 14:30
使用innovus插tie cell后，导出来Verilog 看见test t_1 (.S1(SIN1), .S2( {1'b1, EN_1), .E1（。。。变成 ...

FE_UNCONNECTEDZ_0，这个net接的什么？