Verilog 中 specify延迟 和 门单元延时 冲突问题

waynetest616

本人新手，请教大神在input 和 output pin 之间使用了specify 定义了从input pin 到 output pin 的延时， 但是在 input 和 output 信号链之间 我又使用了门单元 比如说buf ，并且给buf 赋值了不一样的延迟，这个buf是在 input 和 output 信号链之间，请问此时 延迟是听从specify 的延迟 还是给buf 门单元所赋的延迟？

mgc455

我之前有遇到过verilog模型和specify的延时冲突，结果是vcs选择了大的延时，这个我猜可能也差不多，但还是看仿真结果吧