sv断言中，延迟可以是一个变化的信号吗

became_an_icer

如我想，断言的延迟依据变化的cnt值进行延迟，

property p2；
       @（poseegde clk） a|=>##cnt b;
endproperty
这样写会报错，说延迟不是一个固定值。

有其他方法完成这样的断言吗？还是不可以用变化信号当延迟？

年轻的韭菜

有workaround的方法，参考这个大佬的博客的帖子：systemverilog assertion在 ##m延迟 和 [*m]连续重复 中使用变量代替常量_assertion delay 变量_劲仔小鱼的博客-CSDN博客

became_an_icer

年轻的韭菜 发表于 2023-7-11 14:15
有workaround的方法，参考这个大佬的博客的帖子：systemverilog assertion在 ##m延迟 和 [*m]连续重复 中使 ...

上面博主的第一个例子中， [0*]应该为 [*0]，delay==0应该为number==0

另外好像不能加蕴含符 |-> ，我仿真加了后，线程会一直持续，直到仿真结束还是不停止。不加后线程就可以结束。

那这种方法是不能加蕴含符吗？

became_an_icer

年轻的韭菜 发表于 2023-7-11 14:15
有workaround的方法，参考这个大佬的博客的帖子：systemverilog assertion在 ##m延迟 和 [*m]连续重复 中使 ...

解决了，

可以将output前面的|->，放置到number=delay之后就可以了，线程就不会持续到仿真结束了。