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查看: 1592|回复: 1

[求助] Cadence Nc-Verilog

发表于 2023-8-7 11:18:34 | 显示全部楼层 |阅读模式

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我正在尝试使用virtuoso中的NC-verilog对我的原理图进行仿真。当我单击simuate时，我不断收到以下错误：

请问一下如何解决这个问题？谢谢。

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发表于 2023-8-7 11:46:14 | 显示全部楼层

只用过AMS仿真，没用过NC verilog，不懂。

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