DC逻辑综合

yudaming

TSMC 40LP 工艺，DC SDC 约束，时钟周期5ns，请教一下如下几个问题：

(1) set_clock_transition 的具体值该怎么定，是靠经验，还是说一般是周期的多少比例，还是说工艺库里有相关文件可以参考，总之订这个值的标准一般是什么？
(2) 同上，set_clock_uncertainty setup/hold 的值要怎么定出，参考标准是什么？
(3) DC逻辑综合阶段的SDC编写，需要设置set_clock_gating_check吗，还是说一般是在APR阶段的CTS步骤才会设置？