关于timing report中的delay出现负值的问题

ember_xiaobai · 发表于 2023-10-30 16:50:49

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如下图所示：下图是我报的一条在preplace阶段reg2reg的时序路径，想请教一下大家为啥这里的cell delay怎么是个负值？请前辈们指导一下，谢谢

songzijian87 · 发表于 2023-10-31 09:44:14

是不是信号完整性问题导致的？旁边的wire对这条wire造成了干扰

ember_xiaobai · 发表于 2023-10-31 10:46:31

songzijian87 发表于 2023-10-31 09:44
是不是信号完整性问题导致的？旁边的wire对这条wire造成了干扰

那再请教您一个问题，我报的是preplace的timing path，preplace阶段计算时序都是基于虚拟绕线而且不考虑net load的情况，这样工具也会考虑干扰的影响吗？还是实际绕线后才会考虑呢？

songzijian87 · 发表于 2023-10-31 14:44:26

ember_xiaobai 发表于 2023-10-31 10:46
那再请教您一个问题，我报的是preplace的timing path，preplace阶段计算时序都是基于虚拟绕线而且不考虑n ...

不好意思，没看清楚，原来是preplace，按理说应该是没有SI的问题

cjy383554 · 发表于 2023-10-31 16:22:15

MARK一下等结果，我也遇到过

cxksyue · 发表于 2023-10-31 17:35:28

crosstalk报出来看看

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