'clk_BUFGP' has non-clock connections

yinchb · 发表于 2003-10-21 17:58:56

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在ISE中translate时出现的一个warning，不知是什么原因。我在PACE中的global logic不知道该怎么设置，不知是不是这个原因？

WARNING:NgdBuild:477 - clock net 'clk_BUFGP' has non-clock connections. These
problematic connections include: pin I0 on block CLK_OUT1 with type LUT2

bravelu · 发表于 2003-10-21 18:30:28

是不是因为你在全局时钟脚上放了一个普通的逻辑信号？

一声叹息 · 发表于 2003-10-21 18:31:14

检查一下BUFGP驱动的逻辑，看看这条网络是不是连接到了一些非时钟pin。这主要看你的逻辑设计，或许你就是像这样设计，它只是给你一个警告，提醒你一下。

一声叹息 · 发表于 2003-10-21 18:35:29

bravelu所说的也是一种情况，关键看你的实际设计是怎样的。

yinchb · 发表于 2003-10-21 18:53:36

不知道在PACE中的global logic的设置有没有关系？不设置行不行？
还有， “BUFGP驱动的逻辑”我不是很懂，至少我没有主动的想要驱动，能不能烦劳解释一下？谢谢了。

一声叹息 · 发表于 2003-10-21 18:56:46

是我说的不清楚，你看一下BUFGP的输出都连到了那些地方了，呵呵。

yinchb · 发表于 2003-10-21 19:02:35

我只在GCK1上放了我的输入时钟clk信号，其他3个没有用呀，不过，我的GlobalLogic下的clk_BUFGP没有设置，这是不是问题所在呢？
还有，那个pin type：IRDY，VREF_7都被我用了，他们是什么意思，会不会有影响？

bravelu · 发表于 2003-10-21 19:59:37

其实这个warning不见得会影响你的设计，你的clk从GCK引入以后有没有去触发器的时钟端以外的地方呢？比如通过了与门之类，否则有可能会报这种warning。
pin type：IRDY，VREF_7 ，这个引脚被用了没有关系，IRDY代表这个管脚在xilinx pci core 中有特殊用途（如果你没有用这个core就没有关系），VREF代表这个管脚可以用作差分信号的参考电平输入，如果你没有差分管脚就可以当普通管脚来用。

3650054 · 发表于 2003-10-21 23:36:55

低频率无所谓的！
高的话要注意了！

yinchb · 发表于 2003-10-22 08:56:59

BUFGP的确是有一端连了一个与门：一方面，clk信号进入，作为其他module的时钟信号，另一方面，clk又与一个“与门”和reset信号相与作为一个输出引脚输出。不知道这会不会影响到作为时钟信号的那个clk输入？

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